CDCVF2510PW

CDCVF2510是一款高性能、低偏斜、低抖动的锁相环（PLL）时钟驱动器。它使用锁相环（PLL）在频率和相位上精确对齐反馈（FBOUT）输出与时钟（CLK）输入信号。该器件专为同步DRAM应用而设计。CDCVF2510的工作电压VCC为3.3V，还集成了串联阻尼电阻，非常适合驱动点对点负载。 一组10个输出可提供10个低偏斜、低抖动的CLK副本。输出信号的占空比被调整为50%，与CLK的占空比无关。输出通过控制（G）输入进行使能或禁用。当G输入为高电平时，输出与CLK在相位和频率上同步切换；当G输入为低电平时，输出被禁用并处于逻辑低电平状态。 与许多包含PLL的产品不同，CDCVF2510不需要外部RC网络。PLL的环路滤波器集成在芯片上，可减少元件数量、节省电路板空间并降低成本。 由于基于PLL电路，CDCVF2510需要一段稳定时间来实现反馈信号与参考信号的锁相。在上电、CLK端施加固定频率和固定相位信号之后，或者PLL参考信号或反馈信号发生任何变化之后，都需要这段稳定时间。为了测试目的，可以将AVCC接地来旁路PLL。 CDCVF2510的工作温度范围为0℃至85℃。

• 设计满足并超越PC133 SDRAM注册DIMM规范修订版1.1
• 支持扩频时钟
• 工作频率为50 MHz至175 MHz
• 在66 MHz至166 MHz时，静态相位误差分布为±125 ps
• 在66 MHz至166 MHz时，抖动（周期对周期）为|70| ps
• 采用先进的深亚微米工艺，与当前一代PC133器件相比，功耗降低超过40%
• 采用塑料24引脚TSSOP封装
• 用于同步DRAM应用的锁相环时钟分配
• 将一个时钟输入分配到一组10个输出
• 外部反馈（FBIN）端子用于使输出与时钟输入同步
• 片上集成25Ω串联阻尼电阻
• 无需外部RC网络
• 工作电压为3.3V