AD9523-1BCPZ-REEL7

AD9523提供低功耗、多路输出时钟分配功能，具有低抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为3.6 GHz至4.0 GHz。 AD9523旨在满足长期演进(LTE)和多载波GSM基站设计的时钟要求。它依靠外部VCXO清除参考抖动，以满足严格的低相位噪声要求，从而获得可接受的数据转换器信噪比(SNR)性能。 输入接收器、振荡器和零延迟接收器支持单端和差分两种操作。当连接系统参考时钟恢复输入及外部VCXO，器件产生1 MHz至1 GHz范围内的14路低噪声输出，以及一路来自输入PLL(PLL1)的专用缓冲输出。一路时钟输出相对于另一路时钟输出的频率和相位可通过分频器相位选择功能改变，该功能用作无抖动的时序粗调，其调整增量相当于VCO输出信号的半个周期。 通过串行接口可以对封装内EEPROM进行编程，以便存储用于上电和芯片复位的用户定义寄存器设置。

• 输出频率：<1 MHz至1 GHz
• 启动频率精度：<±100 ppm(由VCXO参考精度决定)
• 零延迟操作
• 输入至输出边沿时序：<150 ps
• 14路输出：可配置为LVPECL、LVDS、HSTL和LVCMOS
• 14个具有零抖动可调延迟的专用输出分频器
• 可调延迟：63个分辨率步进，步长等于VCO输出分频器的½周期
• 输出间偏斜：<±50 ps
• 针对奇数分频器设置提供占空比校正
• 上电时所有输出自动同步
• 绝对输出抖动：<200 fs(122.88 MHz时)积分范围：12 kHz至20 MHz
• 分配相位噪底：−160 dBc/Hz
• 数字锁定检测
• 非易失性EEPROM存储配置设置
• SPI和I²C兼容型串行控制端口
• 双PLL架构PLL1低带宽，支持利用外部VCXO实现参考输入时钟清零鉴相器速率：300 kHz至75 MHz冗余参考输入自动和手动参考切换模式恢复式和非恢复式切换保持模式支持参考丢失检测VCXO提供的低噪声LVCMOS输出可用于RF/IF频率合成器PLL2鉴相器速率：最高250 MHz集成低噪声VCO

• LTE和多载波GSM基站
• 无线和宽带基础设施
• 医疗仪器
• 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
• 低抖动、低相位噪声时钟分配
• SONET、10Ge、10G FC和其它10 Gbps协议的时钟产生和转换
• 前向纠错(G.710)
• 高性能无线收发器
• 自动测试设备(ATE)和高性能仪器仪表