74HC/HCT192是高速硅栅CMOS器件，引脚与低功耗肖特基TTL（LSTTL）兼容。它们符合JEDEC标准7A号规范。该器件是同步BCD可逆计数器。独立的增减时钟输入（分别为CPU和CPD）简化了操作。输出状态与任一时钟输入的低到高转换同步变化。若在CPD保持高电平时触发CPU时钟，器件将进行加计数；若在CPU保持高电平时触发CPD时钟，器件将进行减计数。任何时刻只能有一个时钟输入保持高电平，否则将导致错误操作。器件可通过异步主复位输入（MR）随时清零；也可通过激活异步并行加载输入（PL）进行并行加载。
"192"包含四个主从JK触发器以及必要的控制逻辑，以实现异步复位、加载以及同步加计数和减计数功能。
每个触发器包含从触发器到主触发器的JK反馈，使得CPD输入的低到高转换将使计数值减一，而CPU输入的类似转换将使计数值加一。
在使用一个时钟进行计数时，另一个时钟应保持高电平，否则电路将进行二进制计数或完全不计数，具体取决于第一个触发器的状态，只要任一时钟输入为低电平，该触发器就无法翻转。需要可逆操作的应用必须在激活时钟为高电平时做出反转决定，以避免错误计数。
终端计数加（TCU（上划线））和终端计数减（TCD）输出通常为高电平。当电路达到最大计数状态9时，CPU的下一个高到低转换将使TCU（上划线）变为低电平。TCU（上划线）将保持低电平直到CPU再次变为高电平，从而复制加计数时钟。
同样，当电路处于零状态且CPD变为低电平时，TCD（上划线）输出将变为低电平。终端计数输出可用作多级计数器中下一级更高位电路的时钟输入信号，因为它们复制了时钟波形。多级计数器将不是完全同步的，因为每增加一级都会引入轻微的延迟时间差。
计数器可通过电路的异步并行加载能力进行预设。当并行加载（PL）输入为低电平时，并行数据输入（D0至D3）上存在的信息将被加载到计数器中，并出现在输出端（Q0至Q3），与时钟输入的状态无关。主复位（MR）输入上的高电平将禁用并行加载门，覆盖两个时钟输入，并将所有输出（Q0至Q3）置为低电平。如果在复位或加载操作期间及之后，某个时钟输入为低电平，则该时钟的下一个低到高转换将被视为有效信号并进行计数。
