CY7C1339A-66AC

CY7C1339F SRAM集成了131,072 x 32的SRAM单元，带有先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE1上划线）、深度扩展片选（CE2和CE3上划线）、突发控制输入（ADSC上划线、ADSP上划线和ADV上划线）、写使能（BW[A:D]上划线和BWE上划线）以及全局写（GW上划线）。异步输入包括输出使能（OE上划线）和ZZ引脚。地址和片选在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时，在时钟上升沿被寄存。后续的突发地址可由前进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。该器件支持字节写操作。CY7C1339F由+3.3V核心电源供电，所有输出可由+2.5V或+3.3V电源供电。所有输入和输出与JEDEC标准JESD8 - 5兼容。

• 用于流水线操作的寄存器输入和输出
• 128K × 32通用I/O架构
• 3.3V核心电源
• 2.5V / 3.3V I/O操作
• 快速的时钟到输出时间
  • 2.6 ns（适用于250 - MHz器件）
  • 2.6 ns（适用于225 - MHz器件）
  • 2.8 ns（适用于200 - MHz器件）
  • 3.5 ns（适用于166 - MHz器件）
  • 4.0 ns（适用于133 - MHz器件）
  • 4.5 ns（适用于100 - MHz器件）
• 提供高性能的3 - 1 - 1访问速率
• 用户可选的突发计数器，支持英特尔奔腾交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写
• 异步输出使能
• 采用JEDEC标准的100引脚TQFP和119球BGA封装
• “ZZ”睡眠模式选项