CY7C1327B-100BGCT

CY7C1327B是一款3.3V、256K×18的同步流水线缓存SRAM，旨在以最少的胶合逻辑支持零等待状态的二级缓存。CY7C1327B的I/O引脚可在2.5V或3.3V电平下工作。当VDDQ = 2.5V时，I/O引脚可承受3.3V电压。所有同步输入都通过由时钟上升沿控制的输入寄存器。所有数据输出都通过由时钟上升沿控制的输出寄存器。时钟上升沿后的最大访问延迟为3.5 ns（166-MHz器件）。CY7C1327B支持英特尔奔腾处理器使用的交错突发序列或PowerPC等处理器使用的线性突发序列。突发序列通过MODE引脚选择。访问可以通过在时钟上升沿断言处理器地址选通（ADSP）或控制器地址选通（ADSC）来启动。通过突发序列的地址推进由ADV输入控制。一个2位的片上循环突发计数器捕获突发序列中的第一个地址，并自动递增突发访问其余部分的地址。字节写操作由四个字节写选择（BW[1:0]上划线）输入限定。全局写使能（GW）覆盖所有字节写输入，并将数据写入所有四个字节。所有写操作都通过片上同步自定时写电路进行。三个同步芯片选择（CE1上划线、CE2、CE3上划线）和一个异步输出使能（OE）便于进行存储体选择和输出三态控制。为了在深度扩展期间提供正确的数据，当从未选中状态进入选中状态时，在读取周期的第一个时钟期间屏蔽OE。

• 全寄存器输入和输出，用于流水线操作
• 256K x 18 共用I/O架构
• 3.3V核心电源供电
• 2.5V / 3.3V I/O操作
• 快速时钟到输出时间
• 3.5 ns（适用于166-MHz器件）
• 4.0 ns（适用于133-MHz器件）
• 5.5 ns（适用于100-MHz器件）
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• JEDEC标准100 TQFP引脚排列
• “ZZ”睡眠模式选项和停止时钟选项