CY7C1325F-100AIT

CY7C1325F是一款262144 x 18的同步缓存RAM，旨在以最少的胶合逻辑与高速微处理器接口。时钟上升沿的最大访问延迟为6.5 ns（133 MHz版本）。一个2位片上计数器捕获突发中的第一个地址，并在突发访问的其余部分自动递增地址。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选信号（CE1上划线）、深度扩展片选信号（CE2和CE3上划线）、突发控制输入（ADSC、ADSP和ADV）、写使能信号（BW[A:B]上划线和BWE）以及全局写（GW）。异步输入包括输出使能（OE）和ZZ引脚。CY7C1325F允许通过MODE输入引脚选择交错或线性突发序列。高电平选择交错突发序列，低电平选择线性突发序列。突发访问可以通过处理器地址选通（ADSP）或缓存控制器地址选通（ADSC）输入启动。地址和片选信号在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时在时钟上升沿寄存。后续的突发地址可以由前进引脚（ADV）控制在内部生成。CY7C1325F由+3.3V核心电源供电，而所有输出可以由+2.5V或+3.3V电源供电。所有输入和输出都符合JEDEC标准JESD8 - 5。

• 256K x 18 通用输入/输出
• 核心电源电压 3.3V，容差 -5% 和 +10% (VDD)
• 输入/输出电源电压 2.5V 或 3.3V (VDDQ)
• 快速时钟到输出时间：6.5 ns (133 MHz 版本)、7.5 ns (117 MHz 版本)、8.0 ns (100 MHz 版本)、11.0 ns (66 MHz 版本)
• 提供高性能的 2-1-1 访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• 提供符合 JEDEC 标准的 100 引脚 TQFP 和 119 球 BGA 封装
• “ZZ” 睡眠模式选项