CY7C1328G-133AXIKJ

CY7C1328F SRAM集成了262,144 x 18的SRAM单元，带有先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器进行门控。同步输入包括所有地址、所有数据输入、地址流水线片选（CE1上划线）、深度扩展片选（CE2和CE3上划线）、突发控制输入（ADSC上划线、ADSP上划线和ADV上划线）、写使能（BW[A:B]上划线和BWE上划线）以及全局写（GW上划线）。异步输入包括输出使能（OE上划线）和ZZ引脚。地址和片选在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时，在时钟上升沿进行寄存。后续的突发地址可由前进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上进行寄存以启动自定时写周期。该器件支持字节写操作。写周期的宽度可由字节写控制输入控制为1到2个字节。当全局写使能（GW）为低电平时，会写入所有字节。该器件还包含一个额外的流水线使能寄存器，当执行取消选择操作时，会额外延迟一个周期关闭输出缓冲器，此特性允许在不影响系统性能的情况下进行深度扩展。CY7C1328F采用+3.3V核心电源供电，所有输出可采用+3.3V或+2.5V电源供电。所有输入和输出均符合JEDEC标准JESD8 - 5。

• 用于流水线操作的寄存输入和输出
• 双周期取消选择支持深度扩展无等待状态
• 256K × 18位通用I/O架构
• 核心电源供应为3.3V -5% 和 +10% (V_DD)
• I/O电源供应为3.3V或2.5V (V_DDQ)
• 快速时钟到输出时间 — 2.6 ns（针对250MHz器件）
• 2.6 ns（针对225MHz器件）
• 2.8 ns（针对200MHz器件）
• 3.5 ns（针对166MHz器件）
• 4.0 ns（针对133MHz器件）
• 4.5 ns（针对100MHz器件）
• 提供3-1-1-1访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• JEDEC标准100引脚TQFP封装和引脚排列
• “ZZ”睡眠模式选项