CY7C1514V18-200ZXC

CY7C1512V18和CY7C1514V18是1.8V同步流水线SRAM，采用QDR II架构。QDR II架构由两个独立端口组成：读端口和写端口，用于访问存储阵列。读端口有专用数据输出以支持读操作，写端口有专用数据输入以支持写操作。QDR II架构具有独立的数据输入和输出，完全消除了普通I/O设备中数据总线“转向”的需求。通过公共地址总线访问每个端口。读写地址在输入（K）时钟的交替上升沿锁存。对QDR II读写端口的访问彼此完全独立。为了最大化数据吞吐量，读写端口均配备DDR接口。每个地址位置关联两个18位字（CY7C1512V18）或36位字（CY7C1514V18），它们按顺序突发进入或离开设备。由于数据可以在两个输入时钟（K和K上划线、C和C上划线）的每个上升沿进出设备，因此在消除总线“转向”的同时，最大化了存储带宽并简化了系统设计。深度扩展通过端口选择实现，使每个端口能够独立运行。所有同步输入通过由K或K上划线输入时钟控制的输入寄存器。所有数据输出通过由C或C上划线（或在单时钟域中由K或K上划线）输入时钟控制的输出寄存器。写操作通过片上同步自定时写电路进行。

• 独立的读写数据端口
• 支持并发事务
• 250 MHz时钟，实现高带宽
• 所有访问均为双字突发
• 读写端口均采用双倍数据速率（DDR）接口（在250 MHz时数据传输速率为500 MHz）
• 两个输入时钟（K和K上划线），实现精确的DDR时序
• SRAM仅使用上升沿
• 两个输出数据输入时钟（C和C上划线），以最小化时钟偏移和传播时间不匹配
• 回波时钟（CQ和CQ）简化了高速系统中的数据捕获
• 单个复用地址输入总线锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 同步内部自定时写操作
• 提供x18和x36配置
• 完全的数据一致性，提供最新数据
• 核心VDD = 1.8 V（±0.1 V）；I/O VDDQ = 1.4 V至VDD
• 采用165球FBGA封装（15 × 17 × 1.4 mm）
• 提供无铅和含铅封装
• 可变驱动高速收发器逻辑（HSTL）输出缓冲器
• JTAG 1149.1兼容测试访问端口
• 延迟锁定环（DLL），用于精确的数据定位