CY7C1472V33-167ACES

CY7C1470V33、CY7C1472V33和CY7C1474V33分别是3.3V、2M×36/4M×18/1M×72的同步流水线突发静态随机存储器（SRAM），具有无总线延迟（NoBL）逻辑。它们设计用于支持无等待状态的无限连续读写操作。CY7C1470V33、CY7C1472V33和CY7C1474V33配备了先进的（NoBL）逻辑，可在每个时钟周期传输数据，实现连续的读写操作。此特性显著提高了需要频繁读写转换的系统的数据吞吐量。CY7C1470V33、CY7C1472V33和CY7C1474V33与ZBT设备引脚兼容且功能等效。所有同步输入通过由时钟上升沿控制的输入寄存器，所有数据输出通过由时钟上升沿控制的输出寄存器。时钟输入由时钟使能（CEN）信号限定，当该信号无效时，操作暂停并延长前一个时钟周期。写操作由字节写选择（CY7C1474V33的BW（上划线）a - BW（上划线）h、CY7C1470V33的BW（上划线）a - BW（上划线）d和CY7C1472V33的BW（上划线）a - BW（上划线）b）和写使能（WE）输入控制。所有写操作均通过片上同步自定时写电路进行。三个同步芯片使能（CE1（上划线）、CE2、CE3（上划线））和一个异步输出使能（OE）便于进行存储体选择和输出三态控制。为避免总线争用，在写序列的数据部分，输出驱动器同步三态化。

• 引脚与ZBT兼容且功能等效
• 支持200 MHz总线操作，零等待状态，可用速度等级为200和167 MHz
• 内部自定时输出缓冲控制，无需使用异步OE
• 全寄存器（输入和输出）用于流水线操作
• 字节写能力
• 单3.3 V电源
• 3.3 V/2.5 V I/O电源
• 快速时钟到输出时间3.0 ns（适用于200 MHz器件）
• 时钟使能（CEN）引脚可暂停操作
• 同步自定时写
• CY7C1470V33有JEDEC标准无铅100引脚TQFP和非无铅165球FBGA封装；CY7C1472V33有JEDEC标准无铅100引脚TQFP封装；CY7C1474V33有非无铅209球FBGA封装
• 符合IEEE 1149.1 JTAG边界扫描标准
• 突发能力 - 线性或交错突发顺序
• “ZZ”睡眠模式选项和停止时钟选项