CY7C1460SV25-167BZCKB

CY7C1460SV25/CY7C1462SV25 是 2.5 V、1M×36/2M×18 同步流水线突发 SRAM，分别采用无总线延迟（NoBL）逻辑。它们设计用于支持无限真正的背靠背读写操作，无需等待状态。CY7C1460SV25/CY7C1462SV25 配备了先进的（NoBL）逻辑，可在每个时钟周期传输数据，实现连续的读写操作。此特性显著提高了需要频繁写/读转换的系统中的数据吞吐量。所有同步输入通过由时钟上升沿控制的输入寄存器。所有数据输出通过由时钟上升沿控制的输出寄存器。时钟输入由时钟使能（CEN）信号限定，当取消断言时，暂停操作并扩展前一个时钟周期。写操作由字节写选择信号（对于 CY7C1460SV25 为 BWa 到 BWd，对于 CY7C1462SV25 为 BWa 到 BWb）和写使能（WE）输入控制。所有写操作通过片内同步自定时写电路进行。三个同步芯片使能（CE1, CE2, CE3）和一个异步输出使能（OE）提供简单的存储体选择和输出三态控制。为避免总线竞争，输出驱动器在写序列的数据部分同步三态。

• 支持 250-MHz 总线操作，零等待状态；可用速度等级为 250 和 167 MHz
• 内部自定时输出缓冲控制，无需使用异步 OE
• 完全注册（输入和输出）用于流水线操作
• 字节写能力
• 2.5-V 核心电源
• 2.5-V I/O 电源
• 快速时钟到输出时间：2.6 ns（对于 250-MHz 器件）
• 时钟使能（CEN）引脚用于暂停操作
• 同步自定时写
• CY7C1460SV25 提供 JEDEC 标准无铅 100 引脚 TQFP 封装和非无铅 165 球 FBGA 封装；CY7C1462SV25 提供无铅 100 引脚 TQFP 封装
• IEEE 1149.1 JTAG 兼容边界扫描
• 突发能力 – 线性或交错突发顺序
• “ZZ”睡眠模式选项和停止时钟选项