AD9510BCPZ

AD9510具备多输出时钟分配功能，集成片上锁相环（PLL）内核。该设计着重降低抖动和相位噪声，以最大化数据转换器性能。其他对相位噪声和抖动要求苛刻的应用也能从该器件中受益。 PLL部分由可编程参考分频器（R）、低噪声鉴相鉴频器（PFD）、精密电荷泵（CP）和可编程反馈分频器（N）组成。通过将外部压控晶体振荡器（VCXO）或压控振荡器（VCO）连接到CLK2和CLK2B引脚，最高1.6 GHz的频率可与输入参考信号同步。 该器件有8个独立时钟输出。其中4个输出为1.2 GHz的低压正发射极耦合逻辑（LVPECL）信号，另外4个输出可选择为LVDS（800 MHz）或CMOS（250 MHz）电平。 每个输出都有一个可编程分频器，可旁路或设置为除以任意不超过32的整数。通过用作粗定时调整的分频器相位选择功能，可改变一个时钟输出相对于另一个时钟输出的相位。两个LVDS/CMOS输出具备可编程延迟元件，满量程延迟范围最高可达8 ns。该精细调节延迟模块具有5位分辨率，每个满量程设置有25种可能的延迟可供选择（寄存器0X36和寄存器0x3A = 00000b至11000b）。 AD9510非常适合数据转换器时钟应用，在这些应用中，通过亚皮秒抖动的编码信号可实现转换器的最大性能。 AD9510采用64引脚LFCSP封装，可由单一3.3 V电源供电。通过将电荷泵电源（VCP）连接到5.5 V，可适配需要扩展电压范围的外部VCO。工作温度范围为 -40℃至 +85℃。

• 低相位噪声锁相环内核
• 参考输入频率高达250 MHz
• 可编程双模前置分频器
• 可编程电荷泵（CP）电流
• 独立的CP电源（VCPs）可扩展调谐范围
• 两个1.6 GHz差分时钟输入
• 8个可编程分频器，分频比为1至32的所有整数
• 输出间粗延迟调整的相位选择功能
• 4个独立的1.2 GHz LVPECL输出
• 附加输出抖动均方根值为225 fs
• 4个独立的800 MHz低压差分信号（LVDS）或250 MHz互补金属氧化物导体（CMOS）时钟输出
• 附加输出抖动均方根值为275 fs
• 两个LVDS/CMOS输出的精细延迟调整
• 串行控制端口
• 节省空间的64引脚LFCSP封装

• 低抖动、低相位噪声时钟分配
• 为高速ADC、DAC、DDS、DDC、DUC和混合信号前端（MxFE）提供时钟
• 高性能无线收发器
• 高性能仪器仪表
• 宽带基础设施