CY7C1360A1-150AJC

赛普拉斯同步突发静态随机存取存储器（SRAM）系列采用高速、低功耗CMOS设计，运用先进的三层多晶硅、双层金属技术。每个存储单元由四个晶体管和两个高值电阻组成。CY7C1360A1/GVT71256DA36和CY7C1362A1/GVT71512DA18 SRAM集成了262,144x36和524,288x18 SRAM单元，带有先进的同步外围电路和用于内部突发操作的2位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE）、深度扩展片选（CE₂）、突发控制输入（ADSC、ADSP和ADV）、写使能（BWa、BWb、BWc、BWd和BWE）和全局写（GW）。不过，CE₂片选输入仅适用于TA(GVTI)/A(CY)封装版本。异步输入包括输出使能（OE）和突发模式控制（MODE）。由OE使能的数据输出（Q）也是异步的。地址和片选通过地址状态处理器（ADSP）或地址状态控制器（ADSC）输入引脚进行寄存。后续的突发地址可由突发推进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。写周期的宽度可以是1到4字节，由写控制输入控制。单个字节写允许写入单个字节。BWa控制DQa，BWb控制DQb，BWc控制DQc，BWd控制DQd。只有当BWE为低电平时，BWa、BWb、BWc和BWd才能有效。GW为低电平时会写入所有字节。x18版本只有18个数据输入/输出（DQa和DQb）以及BWa和BWb（没有BWc、BWd、DQc和DQd）。对于B(GVTI)/BG(CY)和T(GVTI)/AJ(CY)封装版本，使用四个引脚实现JTAG测试功能：测试模式选择（TMS）、测试数据输入（TDI）、测试时钟（TCK）和测试数据输出（TDO）。JTAG电路用于与设备串行移位数据。JTAG输入在这种测试操作模式下使用LVTTL/LVCMOS电平来移位数据。TA封装版本不提供JTAG功能。CY7C1360A1/GVT71256DA36和CY7C1362A1/GVT71512DA18使用+3.3V电源供电。所有输入和输出与LVTTL兼容。

• 快速访问时间：2.5 ns、3.0 ns和3.5 ns
• 快速时钟速度：225、200、166和150 MHz
• 快速OE访问时间：2.5 ns、3.0 ns和3.5 ns
• 非常适合深度扩展（一个周期芯片取消选择以消除总线争用）
• 3.3V ±5%和+10%电源
• 3.3V或2.5V I/O电源
• 除I/O外，输入可承受5V电压
• 所有输入和输出都有到VSS的钳位二极管
• 通用数据输入和数据输出
• 字节写使能和全局写控制
• 用于深度扩展的多个片选：TA(GVTI)/A(CY)封装版本有三个片选，B(GVTI)/BG(CY)和T(GVTI)/AJ(CY)封装版本有两个片选
• 地址流水线功能
• 地址、数据和控制寄存器
• 内部自定时写周期
• 突发控制引脚（交错或线性突发序列）
• 便携式应用的自动掉电功能
• B(GVTI)/BG(CY)和T(GVTI)/AJ(CY)封装版本的JTAG边界扫描
• 薄型119凸点、14 mm x 22 mm PBGA（球栅阵列）和100引脚TQFP封装