CY7C1356A-133AIT

CY7C1354A和CY7C1356A静态随机存取存储器（SRAM）旨在消除从读操作转换到写操作或反之过程中的死周期。这些SRAM针对100%的总线利用率进行了优化，实现了零总线延迟（ZBL™）/无总线延迟（NoBL™）。它们分别集成了262,144 × 36和524,288 × 18的SRAM单元，并配备了先进的同步外围电路和用于内部突发操作的两位计数器。这些SRAM采用高速、低功耗的CMOS设计，运用了先进的三层多晶硅、双层金属技术。每个存储单元由四个晶体管和两个高阻值电阻组成。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器进行门控。同步输入包括所有地址、所有数据输入、深度扩展芯片使能（CE、CE₂和CE₃）、周期启动输入（ADV/LD）、时钟使能（CEN）、字节写使能（BWa、BWb、BWc和BWd）以及读写控制（WEN）。其中，BWc和BWd仅适用于CY7C1354A。地址和控制信号在一个时钟周期内施加到SRAM，两个周期后，相关的数据（读或写）出现。时钟使能（CEN）引脚允许在必要时暂停CY7C1354A/CY7C1356A的操作。当（CEN）为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE（上划线）、CE₂、CE₃（上划线）），允许用户在需要时取消选择该设备。如果在ADV/LD为低电平时，这三个引脚中的任何一个未激活，则无法启动新的内存操作，并且任何正在进行的突发周期将停止。然而，任何待处理的数据传输（读或写）将完成。在芯片被取消选择或启动写周期两个周期后，数据总线将处于高阻状态。CY7C1354A和CY7C1356A具有片上两位突发计数器。在突发模式下，CY7C1354A和CY7C1356A为呈现给SRAM的单个地址提供四个周期的数据。突发序列的顺序由MODE输入引脚定义。MODE引脚用于选择线性和交错突发序列。ADV/LD信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。输出使能（OE）、睡眠使能（ZZ）和突发序列选择（MODE）是异步信号。OE可用于在任何给定时间禁用输出。如果不使用ZZ，可以将其接地。四个引脚用于实现JTAG测试功能。JTAG电路用于在设备之间串行移位数据。JTAG输入在这种测试操作模式下使用LVTTL/LVCMOS电平来移位数据。

• 零总线延迟（TM），读写周期之间无死周期
• 快速时钟速度：200、166、133、100 MHz
• 快速访问时间：3.2、3.6、4.2、5.0 ns
• 内部同步寄存器输出，无需控制OE
• 单一3.3V ±5%电源VCC
• 3.3V或2.5V I/O的独立VCCQ
• 单一WEN（读写）控制引脚
• 正时钟边沿触发，地址、数据和控制信号寄存器用于全流水线应用
• 交错或线性四字突发能力
• 单个字节写入（BWa - BWd）控制（可接地）
• CEN引脚用于启用时钟和暂停操作
• 三个芯片使能，便于简单深度扩展
• 可使用ZZ模式或CE选择实现自动掉电功能
• JTAG边界扫描
• 低轮廓119凸点、14mm × 22mm BGA（球栅阵列）和100引脚TQFP封装