CY7C1354B-166AC

CY7C1354B和CY7C1356B分别是3.3V、256K x 36和512K x 18的同步流水线突发静态随机存取存储器（SRAM），具有无总线延迟（NoBL）逻辑。它们旨在支持无等待状态的无限真正背靠背读写操作。CY7C1354B和CY7C1356B配备了先进的（NoBL）逻辑，可实现连续的读写操作，数据在每个时钟周期传输。此特性显著提高了需要频繁读写转换的系统中的数据吞吐量。CY7C1354B和CY7C1356B与ZBT设备引脚兼容且功能等效。所有同步输入通过由时钟上升沿控制的输入寄存器。所有数据输出通过由时钟上升沿控制的输出寄存器。时钟输入由时钟使能（CEN）信号限定，当该信号无效时，操作暂停并延长前一个时钟周期。写操作由字节写选择（CY7C1354B的BW_a - BW_d和CY7C1356B的BW_a - BW_b）和写使能（WE）输入控制。所有写操作均通过片上同步自定时写电路进行。三个同步芯片使能（CE_1、CE_2、CE_3）和一个异步输出使能（OE）便于进行存储体选择和输出三态控制。为避免总线争用，在写序列的数据部分期间，输出驱动器同步三态。

• 引脚与ZBT兼容，功能等效
• 支持225 MHz总线操作，零等待状态，可用速度等级为225、200和166 MHz
• 内部自定时输出缓冲器控制，无需使用异步OE
• 全寄存器（输入和输出），用于流水线操作
• 具备字节写能力
• 3.3V或2.5V I/O有单独的V_DDQ
• 单3.3V电源供电
• 快速时钟到输出时间：225 MHz器件为2.8 ns，200 MHz器件为3.2 ns，166 MHz器件为3.5 ns
• 时钟使能（CEN）引脚可暂停操作
• 同步自定时写操作
• 提供100 TQFP、119 BGA和165 fBGA封装
• 支持IEEE 1149.1 JTAG边界扫描
• 具备突发能力，有线性或交错突发顺序
• 有“ZZ”睡眠模式选项和停止时钟选项