CDC509PWR

CDC509是一款高性能、低偏移、低抖动的锁相环（PLL）时钟驱动器。它采用锁相环在频率和相位上精确对齐反馈（FBOUT）输出与时钟（CLK）输入信号。它专门设计用于同步DRAM。CDC509采用3.3-V VCC供电，设计用于每个输出最多驱动五个时钟负载。一组五个输出和一组四个输出提供九个低偏移、低抖动的CLK副本。输出信号占空比被调整到50%，与CLK端的占空比无关。每组输出可通过控制（1G和2G）输入单独使能或禁用。当G输入为高电平时，输出与CLK同相位同频率切换；当G输入为低电平时，输出禁用为低逻辑状态。与许多包含锁相环的产品不同，CDC509不需要外部RC网络。锁相环的环路滤波器集成在芯片上，可减少元件数量、电路板空间和成本。由于基于锁相环电路，CDC509需要一段稳定时间实现反馈信号与参考信号的锁相。在上电、CLK端输入固定频率固定相位信号后，以及锁相环参考或反馈信号发生任何变化后，都需要这段稳定时间。锁相环可通过将AVCC接地来旁路，用于测试目的。CDC509的工作温度范围为0℃至70℃。不推荐用于新设计。

• 用于同步DRAM应用的锁相环时钟分配
• 将一个时钟输入分配到一组5路输出和一组4路输出
• 每个输出组有独立的输出使能
• 外部反馈(FBIN)引脚用于将输出与时钟输入同步
• 不需要外部RC网络
• 采用3.3 V VCC供电
• 采用塑料24引脚薄缩小型贴片封装

• 同步DRAM