CDC2516DGGR

CDC2516是一款高性能、低偏斜、低抖动的锁相环（PLL）时钟驱动器。它利用锁相环在频率和相位上精确地使反馈输出（FBOUT）与时钟（CLK）输入信号对齐。该器件专为与同步DRAM配合使用而设计。CDC2516采用3.3V的VCC供电，并集成了串联阻尼电阻，非常适合驱动点对点负载。 四个输出组，每组四个输出，可提供16个低偏斜、低抖动的输入时钟副本。输出信号的占空比可调整为50%，与输入时钟的占空比无关。每组输出可通过1G、2G、3G和4G控制输入分别启用或禁用。当G输入为高电平时，输出与CLK在相位和频率上同步切换；当G输入为低电平时，输出被禁用并处于逻辑低电平状态。 与许多包含锁相环的产品不同，CDC2516无需外部RC网络。锁相环的环路滤波器集成在芯片上，可减少元件数量、节省电路板空间并降低成本。 由于基于锁相环电路，CDC2516需要一段稳定时间来实现反馈信号与参考信号的锁相。在上电、CLK端施加固定频率和固定相位的信号之后，以及锁相环参考信号或反馈信号发生任何变化之后，都需要这段稳定时间。为了测试目的，可将AVCC接地以旁路锁相环。 CDC2516的工作温度范围为0℃至70℃。