LMK04616ZCRR

LMK0461x 器件系列具有业界性能最高且功耗最低的抖动清除器，支持JESD204B 接口。可以配置16 个时钟输出以驱动8 个JESD204B 转换器或其他逻辑器件（使用器件和SYSREF 时钟）。可以配置第17 个输出，以提供来自PLL2 的信号或来自外部VCXO 的副本。 完全集成的PLL1 和PLL2 环路滤波器、大量的集成LDO、数字和模拟延迟、提供3.3V、2.5V 和1.8V 输出的灵活性以及同时生成多个SYSREF 域的灵活性等特性使得该器件易于使用。 可以为传统计时系统配置17 个输出中的每一个，不限于JESD204B 应用。

• 双环路PLL 架构超低噪声（10kHz 至20MHz）：
  • 1966.08MHz 频率下48fs RMS 抖动
  • 983.04MHz 频率下50fs RMS 抖动
  • 122.88MHz 频率下61fs RMS 抖动
• 122.88MHz 时具有–165dBc/Hz 本底噪声
• JESD204B 支持：
  • 一次性、脉冲和连续SYSREF
  • 16 个差动输出时钟（处于8 个频率组中）
  • 介于700mVpp 和1600mVpp 之间的可编程输出摆幅
  • 每个输出对可配置为SYSREF 时钟输出
  • 16 位通道分频器
  • 最小SYSREF 频率为25kHz
  • 最大输出频率为2GHz
  • 精密数字延迟，动态可调
  • 数字延迟(DDLY) 1/2×时钟分配路径频率（最大2GHz）
  • 60ps 步长模拟延迟
  • 50% 占空比输出分配，1 至65535（偶数和奇数）
• 4 个基准输入：
  • 输入丢失时采用保持模式
  • 自动和手动切换模式
  • 信号损失(LOS) 检测
• 在16 个有源输出下的典型功耗为1.05W
• 通常由1.8V（输出、输入）和3.3V 电源（数字、PLL1、PLL2_OSC、PLL2 内核）供电
• 完全集成的可编程环路滤波器PLL2：
  • PLL2 相位检测器频率高达250MHz
  • OSCin 倍频器
  • 集成式低噪声VCO
• 内部功率调节：优于–80dBc PSRR（在VDDO 上）（对于122.88MHz 差动输出）
• 3 线制或4 线制SPI 接口（4 线制为默认设置）
• -40°C 至 +85°C 工业环境温度
• 支持 105°C PCB 温度（在散热焊盘上测量）
• LMK04616：10mm×10mm NFBGA - 144 封装，间距为0.8mm

• LTE - BTS、小型蜂窝、远程射频单元(RRU) 等无线基础设施
• 数据转换器和集成收发器时钟
• 网络、SONET/SDH、DSLAM
• 测试和测量