TSB81BA3EPFP

TSB81BA3E 提供了在基于电缆的 IEEE 1394 网络中实现三端口节点所需的数字和模拟收发器功能。每个电缆端口包含两个差分线收发器。这些收发器包括用于监测线路状态的电路，以确定连接状态、初始化和仲裁以及数据包接收和传输。TSB81BA3E 设计为与链路层控制器（如 TSB82AA2、TSB12LV21、TSB12LV26、TSB12LV32、TSB42AA4、TSB42AB4、TSB12LV01B 或 TSB12LV01C）接口。它也可以通过电缆端口连接到集成的 1394 链路物理层，例如 TSB43AB2。

当 VREG_PD 引脚（PFP 封装上的引脚 73 和 ZAJ 封装上的引脚 B7）接地时，TSB81BA3E 可以由单个 3.3-V 电源供电。VREG_PD 使能内部 3.3-V 到 1.95-V 的稳压器，该稳压器为内核提供 1.95-V 电压。当 VREG_PD 通过至少 1 kΩ 的电阻上拉至 VDD 时，TSB81BA3E 内部稳压器关闭，设备可以由两个独立的外部稳压电源供电：I/O 用 3.3-V 电源，内核用 1.95-V 电源。内核电压通过 PLLVDD-CORE 和 DVDD-CORE 引脚提供，需满足推荐工作条件（标称 1.95-V）。PLLVDD-CORE 引脚必须与 DVDD-CORE 引脚分开。PLLVDD-CORE 和 DVDD-CORE 引脚必须使用 1 μF 电容进行去耦，以稳定各自的电源。还可以使用额外的 0.10 μF 和 0.01 μF 高频旁路电容。DVDD-CORE 和 PLLVDD-CORE 之间的分离可以通过单独的电源轨实现，或者通过一个电源轨实现，在该电源轨中，DVDD-CORE 和 PLLVDD-CORE 之间通过滤波网络隔开，以防止噪声进入 PLLVDD-CORE 电源。

TSB81BA3E 需要一个外部 98.304-MHz 晶体振荡器来生成参考时钟。外部时钟驱动内部锁相环（PLL），产生所需的参考信号。该参考信号提供了控制外发编码信息传输的时钟信号。一个 49.152-MHz 时钟信号被提供给相关的链路层控制器，用于同步两台设备，并在按照 IEEE 1394a-2000 标准操作 PHY-链路接口时用于重新同步接收到的数据。一个 98.304-MHz 时钟信号被提供给相关的链路层控制器，用于在按照 IEEE P1394b 标准操作 PHY-链路接口时同步两台设备。当通过将 PD 引脚置高来启用掉电（PD）功能时，PLL 的操作将停止。