NT5AD512M16H4-JR

DDR4 SDRAM 是一种高速动态随机存取存储器。对于 x8 类型，其内部配置为 16 个存储体，分为 4 个存储体组，每个存储体组包含 4 个存储体；对于 x16 类型的 DRAM，内部配置为 8 个存储体，分为 2 个存储体组，每个存储体组包含 4 个存储体。DDR4 SDRAM 使用 8n 预取架构来实现高速操作。该 8n 预取架构与一个接口相结合，该接口旨在在 I/O 引脚上每个时钟周期传输两个数据字。DDR4 SDRAM 的单次读写操作包括在内部 DRAM 核心进行一次 8n 位宽、四个时钟的数据传输，以及在 I/O 引脚上进行八次相应的 n 位宽、半个时钟周期的数据传输。

对 DDR4 SDRAM 的读写操作是面向突发的，从选定位置开始，并按照编程序列持续进行长度为 8 的突发操作或长度为 4 的“截断”突发操作。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体组和行（x8 中的 BG0 - BG1 和 x16 中的 BG0 选择存储体组；BA0 - BA1 选择存储体；A0 - A15 选择行；更多详细信息请参考寻址部分）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过 A10），并在模式寄存器启用的情况下“动态”选择 BC4 或 BL8 模式（通过 A12）。

在正常操作之前，DDR4 SDRAM 必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。

• 符合 DDR4 标准
• 8n 预取架构
• 差分时钟（CK/CK（上划线））和数据选通（DQS/DQS（上划线））
• DQ、DQS 和 DM 上的双倍数据速率
• 按存储体组划分的独立 I/O 门控结构
• 自刷新中止
• 精细粒度刷新
• 通过 MR 设置 1 进行写电平校准
• 通过 MPR 进行读电平校准
• 命令/地址奇偶校验
• 数据总线写 CRC
• MPR 读出
• 边界扫描（X16）
• 封装后修复
• DRAM 内置 TS 实现自动自刷新（ASR）
• 自动刷新和自刷新模式
• 内部 VREFDQ 训练
• 读前导码训练
• 降速模式
• 每个 DRAM 可寻址性
• 可配置的 DS 以实现系统兼容性
• 可配置的片上终端
• 数据总线反转（DBI）
• 通过外部 ZQ 焊盘（240 Ω ± 1%）进行 ZQ 校准以确保 DS/ODT 阻抗精度
• 带 VDDQ 终端的 POD
• 命令/地址延迟（CAL）
• 最大节能
• 低功耗自动自刷新（LPASR）
• 输出驱动阻抗（34/48）
• CAS 写延迟（9/10/11/12/14/16/18/20）
• 附加延迟（0/CL - 1/CL - 2）
• CS 到命令地址延迟（3/4/5/6/8）
• 命令地址奇偶校验延迟（4/5/6）
• 写恢复时间（10/12/14/16/18/20/24）
• 突发类型（顺序/交错）
• RTT_PARK（34/40/48/60/80/120/240）
• RTT_NOM（34/40/48/60/80/120/240）
• RTT_WR（80/120/240）
• 读前导码（1T/2T）
• 写前导码（1T/2T）
• 突发长度（BL8/BC4/BC4 或 8 动态选择）
• LPASR（手动：正常/降低/扩展，自动：TS）
• 速度等级（CL - TRCD - TRP）2：2666 Mbps / 19 - 19 - 19；3200 Mbps / 22 - 22 - 22
• 温度范围（Tc）5：商业级：0℃~95℃
• VDD/VDDQ/VPP：1.2V / 1.2V / 2.5V
• 无铅 RoHS 合规且无卤素
• 不使用 TSCA 的 5PBTs