NT5AD256M16F4-JR

DDR4 SDRAM是一种高速动态随机存取存储器。对于x8 DRAM，其内部配置为16个存储体，分为4个存储体组，每个存储体组包含4个存储体；对于x16 DRAM，内部配置为8个存储体，分为2个存储体组，每个存储体组包含4个存储体。DDR4 SDRAM采用8n预取架构以实现高速运行，该架构与一个接口相结合，旨在每个时钟周期在I/O引脚传输两个数据字。DDR4 SDRAM的单次读写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行八次相应的n位宽、半个时钟周期的数据传输。

对DDR4 SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列持续进行8个突发长度或4个“分段”突发。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体组和行（x8中BG0 - BG1和x16中BG0选择存储体组；BA0 - BA1选择存储体；A0 - A15选择行；更多详细信息请参考寻址部分）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“动态”选择BC4或BL8模式（通过A12）。

在正常操作之前，DDR4 SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。

• 符合DDR4标准
• 8n预取架构
• 差分时钟（CK/CK（上划线））和数据选通（DQS/DQS（上划线））
• DQ、DQS和DM上的双倍数据速率
• 按存储体组分离的I/O门控结构
• 自刷新中止
• 精细粒度刷新
• 通过模式寄存器设置1进行写电平调整
• 通过多用途寄存器进行读电平调整
• 命令/地址奇偶校验
• 数据总线写循环冗余校验
• 多用途寄存器读出
• 边界扫描（X16）
• 封装后修复
• 通过DRAM内置温度传感器实现自动自刷新（ASR）
• 自动刷新和自刷新模式
• 内部VREFDQ训练
• 读前导码训练
• 降速模式
• 每个DRAM可寻址性
• 可配置的驱动强度以实现系统兼容性
• 可配置的片上终端
• 数据总线反相（DBI）
• 通过外部ZQ焊盘（240 Ω ± 1%）进行ZQ校准以确保驱动强度/片上终端阻抗精度
• 带VDDQ终端的电源优化设计
• 命令/地址延迟（CAL）
• 最大节能
• 低功耗自动自刷新（LPASR）
• 输出驱动阻抗（34/48）
• 列地址选通写延迟（9/10/11/12/14/16/18/20）
• 附加延迟（0/列地址选通延迟 - 1/列地址选通延迟 - 2）
• 片选到命令地址延迟（3/4/5/6/8）
• 命令地址奇偶校验延迟（4/5/6）
• 写恢复时间（10/12/14/16/18/20/24）
• 突发类型（顺序/交错）
• RTT_PARK（34/40/48/60/80/120/240）
• RTT_NOM（34/40/48/60/80/120/240）
• RTT_WR（80/120/240）
• 读前导码（1T/2T）
• 写前导码（1T/2T）
• 突发长度（BL8/BC4/BC4或动态选择8）
• 低功耗自动自刷新（手动：正常/降低/扩展，自动：温度传感器）
• 速度等级（列地址选通延迟 - 行到列延迟 - 预充电时间）2：3200 Mbps / 22 - 22 - 22
• 温度范围（Tc）5：商业级：0℃~95℃
• VDD/VDDQ/VPP：1.2V / 1.2V / 2.5V
• 无铅RoHS合规且无卤
• 不使用有毒物质控制法中的5种多溴联苯醚