CY7C373I-100AI

CY7C373i是一款采用在系统可重编程技术的复杂可编程逻辑器件，属于高密度、高速的FLASH370i系列产品。该器件旨在将22V10的易用性和高性能，以及PCI本地总线规范支持，引入高密度CPLD应用。与所有UltraLogic FLASH370i器件一样，CY7C373i采用电可擦除和在系统可重编程技术，这简化了设计和制造流程，从而降低了成本。赛普拉斯的在系统可重编程功能通过JTAG串行接口实现，数据通过SDI和SDO引脚移入和移出，该接口通过编程电压引脚启用。此外，得益于FLASH370i器件卓越的可布线性，在系统可重编程功能通常允许用户在固定引脚分配的同时修改现有逻辑设计。CY7C373i的64个宏单元分布在四个逻辑块中，每个逻辑块包含16个宏单元、一个72×86乘积项阵列和一个智能乘积项分配器。FLASH370i架构中的逻辑块通过一个极快且可预测的布线资源——可编程互连矩阵进行连接，该矩阵为互连带来了灵活性、可布线性、速度和均匀的延迟。该系列器件具有丰富的输入/输出资源，器件中的每个宏单元都有一个关联的输入/输出引脚，使得CY7C373i拥有64个输入/输出引脚，此外还有一个专用输入和四个输入/时钟引脚。最后，CY7C373i具有非常简单的时序模型，与其他高密度CPLD架构不同，它没有诸如扇出效应、互连延迟或扩展器延迟之类的隐藏速度延迟。无论使用多少资源或应用类型如何，CY7C373i上的时序参数都保持不变。逻辑块的数量区分了FLASH370i系列的不同成员，CY7C373i包含四个逻辑块，每个逻辑块由一个乘积项阵列、一个乘积项分配器和16个宏单元构成。FLASH370i逻辑块中的乘积项阵列包含来自可编程互连矩阵的36个输入，并向乘积项分配器输出86个乘积项，来自可编程互连矩阵的36个输入均提供正极性和负极性，使得整体阵列大小为72×86。每个逻辑块中的这个大阵列允许非常复杂的函数在单次通过器件中实现。乘积项分配器是一种动态、可配置的资源，它将乘积项资源分配给需要它们的宏单元，0到16之间的任意数量的乘积项可以分配给逻辑块中的任何宏单元，这称为乘积项引导。此外，乘积项可以在多个宏单元之间共享，这意味着多个输出共有的乘积项可以在单个乘积项中实现。乘积项引导和共享有助于提高FLASH370i CPLD的有效密度。请注意，乘积项分配器由软件处理，对用户不可见。CY7C373i上的每个宏单元都有一个独立的关联输入/输出引脚，换句话说，每个输入/输出引脚由两个宏单元共享。宏单元的输入是来自乘积项分配器的0到16个乘积项之和，该宏单元包含一个可旁路的寄存器、对输入和项进行极性控制的两个全局时钟以触发寄存器。该宏单元还具有一个到可编程互连矩阵的独立反馈路径，以便在输入/输出引脚用作输入时，寄存器可以被隐藏。可编程互连矩阵将CY7C373i上的四个逻辑块连接到输入以及彼此之间，所有输入都通过可编程互连矩阵传输，信号穿越可编程互连矩阵不会产生速度损失。FLASH370i系列CMOS CPLD完全符合PCI特别兴趣小组发布的PCI本地总线规范。FLASH370i简单且可预测的时序模型确保了设计无关的PCI交流规范合规性。另一方面，在没有简单且可预测时序的CPLD和FPGA架构中，PCI合规性取决于布线和乘积项分布。FLASH370i系列可配置为在3.3V和5.0V系统中运行，所有器件都有两组VCC引脚：一组用于内部操作和输入缓冲器的VCCINT，以及另一组VCCIO。

• 包含四个逻辑块，共64个宏单元
• 64个输入/输出引脚
• 5个专用输入，包括4个时钟引脚
• 采用在系统可重编程闪存技术
• 具备JTAG接口
• 所有输入/输出和专用输入均具有总线保持能力
• 无隐藏延迟
• 高速：f_MAX = 125MHz，t_PD = 10ns，t_S = 5.5ns，t_CO = 6.5ns
• 完全符合PCI规范
• 支持3.3V或5.0V输入/输出操作
• 提供84引脚PLCC和100引脚TQFP封装
• 引脚与CY7C374i兼容