CY37064VP84-100JC

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品牌名称: Infineon/CYPRESS(赛普拉斯)
商品型号: CY37064VP84-100JC
商品编号: C2956807
商品封装: PLCC-84(29.3x29.3)
包装方式: 管装
商品毛重: 9.7克(g)

商品参数

商品概述

Ultra37000系列CMOS CPLD提供了一系列高密度可编程逻辑解决方案，具备卓越的系统性能。该架构基于多个通过可编程互连矩阵连接在一起的逻辑块。每个逻辑块都拥有其自身的乘积项阵列、乘积项分配器以及16个宏单元。PIM将来自逻辑块输出和所有输入引脚的信号分配到逻辑块输入端。所有Ultra37000器件均为电可擦除且支持在系统内可重编程，这简化了设计和制造流程，从而降低了成本。ISR功能允许在不改变引脚分配或时序的情况下重新配置器件。Cypress的ISR功能通过符合JTAG标准的串行接口实现。整个系列均具备用于ISR和边界扫描的JTAG接口，并且兼容PCI本地总线规范，满足电气和时序要求。Ultra37000系列的所有I/O均具备用户可编程的总线保持能力。

商品特性

在系统内可重编程CMOS CPLD — 用于可重配置性的JTAG接口 — 设计更改不会导致引脚分配改变 — 设计更改不会导致时序改变
高密度 — 32至512个宏单元 — 32至264个I/O引脚 — 五个专用输入，包括四个时钟引脚
简单的时序模型 — 无扇出延迟 — 无扩展器延迟 — 无专用引脚与I/O引脚之间的延迟 — 通过PIM无额外延迟 — 使用全部16个乘积项无性能损失 — 引导或共享乘积项无延迟
3.3V和5V版本
PCI兼容
所有I/O具备可编程总线保持能力
智能乘积项分配器提供：— 可为任何宏单元分配0至16个乘积项 — 基于单个宏单元的乘积项引导 — 局部宏单元之间的乘积项共享
灵活的时钟方案 — 每个器件四个同步时钟 — 乘积项时钟 — 每个逻辑块的时钟极性控制
所有密度下一致的封装/引脚分配 — 简化设计迁移 — 3.3V和5.0V器件引脚分配相同
封装 — 44至400引脚的PLCC、CLCC、PQFP、TQFP、CQFP、BGA和细间距BGA封装

数据手册PDF

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	属性	参数值
	商品目录	可编程逻辑器件(CPLD/FPGA)
	类型	其它PLD