CY37032P44-200JXC

Ultra37000™ 系列 CMOS CPLD 提供了一系列高密度可编程逻辑解决方案，具备卓越的系统性能。该系列旨在将 22V10 的灵活性、易用性和性能引入高密度 CPLD。其架构基于多个通过可编程互连矩阵 (PIM) 连接的逻辑块。每个逻辑块都拥有自己的乘积项阵列、乘积项分配器和 16 个宏单元。PIM 将来自逻辑块输出和所有输入引脚的信号分配到逻辑块输入。

所有 Ultra37000 器件均支持电可擦除和在系统可编程 (ISR)，这简化了设计和生产流程，从而降低成本。ISR 功能允许重新配置器件，而设计更改不会导致引脚分配或时序变化。赛普拉斯的 ISR 功能通过符合 JTAG 标准的串行接口实现。数据分别通过 TDI 和 TDO 引脚移入和移出。由于 Ultra37000 器件卓越的可布线性及简单的时序模型，ISR 允许用户更改现有逻辑设计，同时固定引脚分配并维持系统性能。

整个系列均支持用于 ISR 和边界扫描的 JTAG，并与 PCI 本地总线规范兼容，满足其电气和时序要求。Ultra37000 系列在所有 I/O 上均具备用户可编程的总线保持能力。

• 在系统可编程™ (ISR™) CMOS CPLD — 用于可重配置性的 JTAG 接口 — 设计更改不会导致引脚分配变化 — 设计更改不会导致时序变化
• 高密度 — 32 至 512 个宏单元 — 32 至 264 个 I/O 引脚 — 五个专用输入，包括四个时钟引脚
• 简单的时序模型 — 无扇出延迟 — 无扩展器延迟 — 无专用引脚与 I/O 引脚延迟 — 通过 PIM 无额外延迟 — 使用全部 16 个乘积项无性能损失 — 乘积项的引导或共享无延迟
• 3.3V 和 5V 版本
• 兼容 PCI — 所有 I/O 具备可编程总线保持能力 — 智能乘积项分配器提供： — 为任何宏单元提供 0 至 16 个乘积项 — 基于单个宏单元的乘积项引导 — 局部宏单元间的乘积项共享
• 灵活的时钟机制 — 每个器件四个同步时钟 — 乘积项时钟 — 每个逻辑块的时钟极性控制
• 所有密度级别提供一致的封装/引脚分配 — 简化设计迁移 — 3.3V 和 5.0V 器件引脚分配相同
• 封装 — 44 至 400 引脚的 PLCC、CLCC、PQFP、TQFP、CQFP、BGA 和细间距 BGA 封装 — 提供无铅封装