CY37032VP44-100AIT

Ultra37000™系列CMOS CPLD提供了一系列高密度可编程逻辑解决方案，具备卓越的系统性能。该系列旨在将22V10的灵活性、易用性和性能引入高密度CPLD。其架构基于多个通过可编程互连矩阵连接的逻辑块。每个逻辑块都拥有其自身的乘积项阵列、乘积项分配器和16个宏单元。PIM将来自逻辑块输出和所有输入引脚的信号分配到逻辑块输入。 所有Ultra37000器件均为电可擦除且支持在系统可编程，这简化了设计和制造流程，从而降低成本。ISR功能提供了在不导致引脚分配或时序变化的情况下重新配置器件的能力。赛普拉斯的ISR功能通过符合JTAG标准的串行接口实现。数据分别通过TDI和TDO引脚移入和移出。由于Ultra37000器件卓越的布线能力和简单的时序模型，ISR允许用户更改现有逻辑设计，同时固定引脚分配并保持系统性能。 整个系列具备用于ISR和边界扫描的JTAG功能，并且兼容PCI局部总线规范，满足电气和时序要求。Ultra37000系列在所有I/O上具备用户可编程的总线保持能力。 Ultra37000器件采用5V电源工作，可支持5V或3.3V I/O电平。VCCO连接提供了与5V或3.3V总线接口的能力。通过将VCCO引脚连接到5V，用户可确保输出为5V TTL电平。如果VCCO连接到3.3V，则输出电平符合3.3V JEDEC标准CMOS电平，并且兼容5V。这些器件需要5V ISR编程。 采用3.3V电源工作的器件需要在所有VCCO引脚上施加3.3V，从而降低器件的功耗。这些器件支持3.3V JEDEC标准CMOS输出电平，并且兼容5V。这些器件允许3.3V ISR编程。 PIM由来自I/O引脚和逻辑块反馈信号的完全全局布线矩阵组成。PIM提供了极其稳健的互连，以避免适配和密度限制。 PIM的输入包括所有I/O和专用输入引脚，以及来自逻辑块内部的所有宏单元反馈。PIM输入的数量随引脚数量和逻辑块数量增加而增加。PIM的输出是路由到相应逻辑块的信号。每个逻辑块从PIM接收36个输入及其互补信号，允许在单次通过器件中实现32位操作。逻辑块的宽输入数量也提高了Ultra37000系列的布线能力。 PIM的一个重要特性是其简单的时序。通过PIM的传播延迟已计入每个器件的时序规格中。通过PIM没有额外的延迟。实际上，所有输入都通过PIM。因此，Ultra37000器件上没有与路由相关的时序参数。最坏情况下的PIM延迟已包含在所有相关的Ultra37000规格中。 通过PIM路由信号对用户完全透明。所有布线由软件完成，无需手动布线。Warp®和第三方开发包可在几分钟内自动为Ultra37000系列完成设计布线。最后，Ultra37000系列丰富的布线资源能够适应最后的逻辑更改，同时保持固定的引脚分配。 逻辑块是Ultra37000架构的基本构建块。它包含一个乘积项阵列、一个智能乘积项分配器、16个宏单元和若干I/O单元。I/O单元的数量因所用器件而异。 每个逻辑块具有一个72×87可编程乘积项阵列。该阵列接收来自PIM的36个输入，这些输入源自宏单元反馈和器件引脚。生成这些输入的有效低电平和有效高电平版本，以创建完整的72输入域。

• 在系统可编程CMOS CPLD — 用于可重配置性的JTAG接口 — 设计更改不会导致引脚分配变化 — 设计更改不会导致时序变化
• 高密度 — 32至512个宏单元 — 32至264个I/O引脚 — 五个专用输入，包括四个时钟引脚
• 简单的时序模型 — 无扇出延迟 — 无扩展器延迟 — 无专用引脚与I/O引脚延迟 — 通过PIM无额外延迟 — 使用全部16个乘积项无惩罚 — 引导或共享乘积项无延迟
• 3.3V和5V版本
• 兼容PCI — 所有I/O具备可编程总线保持能力 — 智能乘积项分配器提供：— 可为任何宏单元分配0至16个乘积项 — 基于单个宏单元的乘积项引导 — 局部宏单元间的乘积项共享
• 灵活的时钟控制 — 每个器件四个同步时钟 — 乘积项时钟控制 — 每个逻辑块的时钟极性控制
• 跨所有密度提供一致的封装/引脚分配 — 简化设计迁移 — 3.3V和5.0V器件引脚分配相同
• 封装 — 44至400引脚的PLCC、CLCC、PQFP、TQFP、CQFP、BGA和细间距BGA封装 — 提供无铅封装