AD9577BCPZ-RL

AD9577具备多输出时钟发生器功能，集成两个片上锁相环内核PLL1和PLL2，专为网络时钟应用优化。锁相环设计基于成熟的高性能、低抖动频率合成器系列，以最大化网络性能。锁相环的输出频率和格式可通过I²C编程。分数N锁相环可支持扩频时钟，以降低电磁干扰辐射峰值功率。两个锁相环均支持频率裕量调整。其他对相位噪声和抖动要求苛刻的应用也能从该器件中受益。 第一个整数N锁相环部分（PLL1）由低噪声相位-频率检测器（PFD）、精密电荷泵（CP）、低相位噪声压控振荡器（VCO）、可编程反馈分频器和两个独立可编程输出分频器组成。通过连接外部晶体或将参考时钟施加到REFCLK引脚，最高637.5 MHz的频率可与输入参考同步。每个输出分频器和反馈分频器的分频比可通过I²C编程，以实现所需的输出速率。 第二个带可编程模数的分数N锁相环（PLL2）可合成参考频率的分数倍压控振荡器频率。每个输出分频器和反馈分频器的分频比可进行编程，以实现最高637.5 MHz的所需输出速率。该分数N锁相环也可在整数N模式下工作，以实现最低抖动。 最多四个差分输出时钟信号可配置为LVPECL或LVDS信号格式。此外，输出还可配置为最多八个CMOS输出。支持这些格式的组合。无需外部环路滤波器组件，从而节省宝贵的设计时间和电路板空间。AD9577采用40引脚、6 mm×6 mm LFCSP封装，可由单一3.3 V电源供电。工作温度范围为-40℃至+85℃。

• 完全集成的双PLL/VCO内核
• 1个整数N和1个分数N锁相环
• 连续频率覆盖范围为11.2 MHz至200 MHz，大部分频率范围为200 MHz至637.5 MHz
• PLL1相位抖动（12 kHz至20 MHz）：典型值为460 fs rms
• PLL2相位抖动（12 kHz至20 MHz） 整数N模式：典型值为470 fs rms 分数N模式：典型值为660 fs rms
• 输入晶体或参考时钟频率
• 可选参考频率二分频
• 输出频率可通过I²C编程
• 最多4个LVDS/LVPECL或最多8个LVCMOS输出时钟
• 1个CMOS缓冲参考时钟输出
• 扩频：下扩频[0, -0.5]%
• 2个引脚控制的频率映射：裕量调整
• 集成环路滤波器
• 节省空间的6 mm×6 mm、40引脚LFCSP封装
• 功耗1.02 W（LVDS工作模式）
• 功耗1.235 W（LVPECL工作模式）
• 3.3 V工作电压

• 用于数据通信应用的低抖动、低相位噪声多输出时钟发生器，包括以太网、光纤通道、SONET、SDH、PCI-e、SATA、PTN、OTN、ADC/DAC和数字视频
• 扩频时钟