CY7C1346F-100AC

CY7C1346F SRAM将65,536 x 36 SRAM单元与先进的同步外围电路和用于内部突发操作的两位计数器集成在一起。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE1上划线）、深度扩展片选（CE2和CE3上划线）、突发控制输入（ADSC上划线、ADSP上划线和ADV上划线）、写使能（BW[A:D]上划线和BWE上划线）以及全局写（GW上划线）。异步输入包括输出使能（OE上划线）和ZZ引脚。地址和片选在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时在时钟上升沿被寄存。后续的突发地址可由前进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。该器件支持字节写操作。写周期的宽度可由字节写控制输入控制为1到4个字节。当全局写（GW）为低电平时，会写入所有字节。CY7C1346F采用+3.3V核心电源供电，所有输出也使用+3.3V电源。所有输入和输出均符合JEDEC标准JESD8 - 5。

• 用于流水线操作的寄存输入和输出
• 64K × 36 通用输入/输出架构
• 3.3V 核心电源供电
• 3.3V 输入/输出操作
• 快速时钟到输出时间
• 3.5 纳秒（适用于 166-MHz 器件）
• 4.0 纳秒（适用于 133-MHz 器件）
• 4.5 纳秒（适用于 100-MHz 器件）
• 提供高性能 3-1-1-1 访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• 采用 JEDEC 标准 100 引脚 TQFP 封装
• “ZZ” 睡眠模式选项

• 系统二级缓存