CY7C1380B-167AI

赛普拉斯同步突发SRAM系列采用高速、低功耗CMOS设计，运用先进的单层多晶硅、三层金属技术。每个存储单元由六个晶体管组成。CY7C1380B和CY7C1382B SRAM集成了524,288x36和1,048,576x18 SRAM单元，带有先进的同步外围电路和用于内部突发操作的2位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE）、突发控制输入（ADSC、ADSP和ADV）、写使能（BWa、BWb、BWc、BWd和BWE）以及全局写（GW）。异步输入包括输出使能（OE）和突发模式控制（MODE）。DQa,b,c,d和DPa,b,c,d适用于CY7C1380B，DQa,b和DPa,b适用于CY7C1382B。在DQ的情况下，a、b、c、d各为8位宽；在DP的情况下，各为1位宽。地址和片选通过地址状态处理器（ADSP）或地址状态控制器（ADSC）输入引脚进行寄存。后续突发地址可由突发推进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上进行寄存，以启动自定时写周期。写周期可以是1到4字节宽，由写控制输入控制。单个字节写允许写入单个字节。BWa控制DQa和DPa，BWb控制DQb和DPb，BWc控制DQc和DPc，BWd控制DQd和DPd。只有当BWE为低电平时，BWa、BWb、BWc和BWd才能有效。GW为低电平时，会写入所有字节。写直通功能允许写入的数据在下一个立即读周期的输出端可用。该器件还集成了流水线使能电路，便于深度扩展而不影响系统性能。CY7C1380B和CY7C1382B的所有输入和输出都与JEDEC标准JESD8 - 5兼容。所有同步输入通过由时钟上升沿控制的输入寄存器，所有数据输出通过由时钟上升沿控制的输出寄存器。时钟上升后的最大访问延迟（tCO）为4.2 ns（133 MHz器件）。CY7C1380B/CY7C1382B支持在采用线性或交错突发序列的系统中作为二级缓存。交错突发顺序支持奔腾和i486处理器。线性突发序列适用于采用线性突发序列的处理器。突发顺序可由用户选择，由采样MODE输入确定。访问可以由处理器地址选通（ADSP）或控制器地址选通（ADSC）启动。通过突发序列的地址推进由ADV输入控制。片上的2位循环突发计数器捕获突发序列中的第一个地址，并自动为突发访问的其余部分递增地址。字节写操作由字节写使能（BWE）和字节写选择（CY7C1380的BW a,b,c,d和CY7C1382的BW a,b）输入限定。全局写使能（GW）覆盖所有字节写输入，并将数据写入所有四个字节。所有写操作都通过片上同步自定时写电路简化。同步片选（TQFP的CE1（上划线）、CE2、CE3（上划线）/BGA的CE1（上划线））和异步输出使能（OE）便于进行存储体选择和输出三态控制。如果CE1（上划线）为高电平，则忽略ADSP。单读访问在时钟上升时满足以下条件时启动：（1）ADSP或ADSC被置为低电平；（2）片选都被置为有效；（3）写信号（GW、BWE）都被置为高电平。如果CE1（上划线）为高电平，则忽略ADSP。提供给地址输入的地址在提供给存储核心的同时，被存储到地址推进逻辑和地址寄存器中。相应的数据被允许传播到输出寄存器的输入。在下一个时钟的上升沿，如果OE为有效低电平，数据被允许在3.0 ns（200 MHz器件）内通过输出寄存器并传输到数据总线上。唯一的例外情况是，当SRAM从未选中状态进入选中状态时，在访问的第一个周期内其输出总是处于三态。在访问的第一个周期之后，输出由OE信号控制。支持连续的单读周期。一旦SRAM在时钟上升时被片选和ADSP或ADSC信号取消选中，其输出将立即进入三态。

• 快速时钟速度：200、167、150、133 MHz
• 提供高性能3 - 1 - 1访问速率
• 快速OE访问时间：3.0、3.4、3.8和4.2 ns
• 适合深度扩展
• 3.3V（-5% / +10%）电源
• 通用数据输入和数据输出
• 字节写使能和全局写控制
• 用于地址流水线的片选
• 地址、数据和控制寄存器
• 内部自定时写周期
• 突发控制引脚（交错或线性突发序列）
• 使用ZZ模式或CE取消选择可实现自动掉电
• 高密度、高速封装
• BGA封装版本支持JTAG边界扫描