CY7C1380BV25-200AC

同步突发SRAM家族采用高速、低功耗CMOS设计，使用先进单层多晶硅、三层金属技术。每个存储单元由六个晶体管组成。CY7C1382BV25和CY7C1380BV25 SRAM集成1,048,576 × 18和524,288 × 36个SRAM单元，配备先进同步外围电路和用于内部突发操作的两比特计数器。所有同步输入通过由正边沿触发时钟输入(CLK)控制的寄存器门控。同步输入包括所有地址、所有数据输入、地址流水线芯片使能(CE)、突发控制输入(ADSC、ADSP和ADV)、写入使能(BWa、BWb、BWc、BWd和BWE)以及全局写入(GW)。异步输入包括输出使能(OE)和突发模式控制(MODE)。数据(DQa,b,c,d)和数据奇偶校验(DQPa,b,c,d)输出由OE使能，也是异步的。DQa,b,c,d和DPa,b,c,d适用于CY7C1380BV25，而DQa,b和DPa,b适用于CY7C1382BV25。a、b、c、d在DQ情况下各为八比特宽，在DP情况下各为一比特宽。地址和芯片使能通过地址状态处理器(ADSP)或地址状态控制器(ADSC)输入引脚注册。后续突发地址可通过突发提前引脚(ADV)控制内部生成。地址、数据输入和写入控制片上注册以启动自定时写入周期。写入周期可控制为一到四字节宽。单个字节写入允许写入单个字节。BWa控制DQa和DPa。BWb控制DQb和DPb。BWc控制DQc和DPd。BWd控制DQd和DPd。BWa、BWb、BWc和BWd仅在BWE为低电平时有效。GW为低电平时导致所有字节被写入。写入直通能力允许写入的数据在下一个读取周期立即在输出端可用。该器件还集成了流水线使能电路，便于深度扩展而不影响系统性能。CY7C1380BV25和CY7C1382BV25的所有输入和输出符合JEDEC标准JESD8-5。所有同步输入通过时钟上升沿控制的输入寄存器。所有数据输出通过时钟上升沿控制的输出寄存器。从时钟上升(tCO)的最大访问延迟为3.8纳秒（133兆赫兹器件）。CY7C1380BV25/CY7C1382BV25支持采用线性或交错突发序列的系统中的二级缓存。线性突发序列适用于使用线性突发序列的处理器。突发顺序用户可选，通过采样MODE输入确定。访问可通过处理器地址选通(ADSP)或控制器地址选通(ADSC)启动。突发序列中的地址推进由ADV输入控制。一个两比特片上回绕突发计数器捕获突发序列中的第一个地址，并自动递增其余突发访问的地址。字节写入操作由字节写入使能(BWE)和字节写入选择(BWa,b,c,d用于1380V25，BWa,b用于1382V25)输入限定。全局写入使能(GW)覆盖所有字节写入输入并将数据写入所有四个字节。所有写入通过片上同步自定时写入电路简化。同步芯片选择(CE1、CE2、CE3用于TQFP，CE1用于BGA)和异步输出使能(OE)提供便捷的存储体选择和输出三态控制。如果CE1为高电平，则忽略ADSP。

• 快速时钟速度：200、167、150、133兆赫兹
• 提供高性能3-1-1访问速率
• 快速OE访问时间：3.0、3.4、3.8、4.2纳秒
• 2.5V ±5%电源供应
• 共用数据输入和数据输出
• 字节写入使能和全局写入控制
• 用于地址流水线的芯片使能
• 地址、数据和控制寄存器
• 内部自定时写入周期
• 突发控制引脚（交错或线性突发序列）
• 使用ZZ模式或CE取消选择实现自动断电
• 高密度、高速封装
• BGA封装版本的JTAG边界扫描