CY7C1623KV18-300BZXC

CY7C1623KV18是一款1.8V同步流水线SRAM，配备DDR-II SIO（双数据率分离I/O）架构。DDR-II SIO由两个独立端口组成：读取端口和写入端口，用于访问存储器阵列。读取端口具有数据输出以支持读取操作，写入端口具有数据输入以支持写入操作。DDR-II SIO具有分离的数据输入和数据输出，完全消除了常见I/O设备所需的数据总线转向需求。通过公共地址总线访问每个端口。读取和写入的地址在输入（K）时钟的交替上升沿锁存。写入数据在K和K的上升沿注册。读取数据在C和C的上升沿驱动（如果提供），或者如果C/C未提供，则在K和K的上升沿驱动。每个地址位置与两个18位字相关联，这些字顺序突发进入或离开设备。异步输入包括输出阻抗匹配输入（ZQ）。同步数据输出与两个输出回波时钟CQ/CQ紧密匹配，消除了在系统设计中从每个单独DDR-II SIO SRAM单独捕获数据的需要。输出数据时钟（C/C）实现了最大的系统时钟和数据同步灵活性。所有同步输入通过由K或K输入时钟控制的输入寄存器。所有数据输出通过由C或C（或单时钟域中的K或K）输入时钟控制的输出寄存器。写入通过片上同步自定时写入电路进行。

• 144-Mbit密度（8 M × 18）
• 333 MHz时钟，用于高带宽
• 两字突发，用于降低地址总线频率
• 双数据率（DDR）接口（数据在666 MHz传输，时钟为333 MHz）
• 两个输入时钟（K和K的补码）用于精确的DDR时序
• SRAM仅使用上升沿
• 两个输出数据输入时钟（C和C的补码）以最小化时钟偏斜和飞行时间不匹配
• 回波时钟（CQ和CQ）简化高速系统中的数据捕获
• 同步内部自定时写入
• 当DOFF置高时，DDR-II以1.5周期读取延迟操作
• 当DOFF置低时，操作类似于DDR-I设备，具有1周期读取延迟
• 1.8 V核心电源，带有HSTL输入和输出
• 可变驱动HSTL输出缓冲器
• 扩展的HSTL输出电压（1.4V至VDD）
• 支持1.5 V和1.8 V I/O电源
• 提供165球FBGA封装（15 × 17 × 1.4 mm）
• 提供无铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL）用于精确数据放置