CY7C1623KV18-300BZXC

CY7C1623KV18是一款1.8V同步流水线SRAM，采用DDR-II SIO（双倍数据速率分离输入输出）架构。DDR-II SIO由两个独立端口组成：读端口和写端口，用于访问存储阵列。读端口有数据输出以支持读操作，写端口有数据输入以支持写操作。DDR-II SIO具有独立的数据输入和数据输出，完全消除了通用输入输出设备所需的数据总线“转向”需求。对每个端口的访问通过公共地址总线完成。读写地址在输入（K）时钟的交替上升沿锁存。写数据在K和K（上划线）的上升沿寄存。如果提供C和C（上划线），读数据在C和C（上划线）的上升沿驱动；如果未提供C/C，则在读数据在K和K（上划线）的上升沿驱动。每个地址位置关联两个18位字，它们依次突发进入或离开器件。异步输入包括输出阻抗匹配输入（ZQ）。同步数据输出与两个输出回波时钟CQ/CQ紧密匹配，消除了在系统设计中分别从每个DDR-II SIO SRAM捕获数据的需求。输出数据时钟（C/C）实现了最大系统时钟和数据同步灵活性。所有同步输入通过由K或K（上划线）输入时钟控制的输入寄存器。所有数据输出通过由C或C（上划线）（或单时钟域中的K或K（上划线））输入时钟控制的输出寄存器。写操作通过片上同步自定时写电路进行。

• 144-Mbit密度（8 M × 18）
• 333 MHz时钟，实现高带宽
• 双字突发，降低地址总线频率
• 333 MHz下的双倍数据速率（DDR）接口（数据以666 MHz传输）
• 两个输入时钟（K和K（上划线）），实现精确的DDR时序
• SRAM仅使用上升沿
• 两个输出数据输入时钟（C和C（上划线）），最小化时钟偏移和传输时间不匹配
• 回波时钟（CQ和CQ）简化高速系统中的数据捕获
• 同步内部自定时写操作
• 当DOFF置为高电平时，DDR-II以1.5个周期的读延迟运行
• 当DOFF置为低电平时，其操作类似于具有1个周期读延迟的DDR-I器件
• 1.8 V核心电源，带有HSTL输入和输出
• 可变驱动HSTL输出缓冲器
• 扩展的HSTL输出电压（1.4V - VDD）
• 支持1.5 V和1.8 V输入输出电源
• 采用165球FBGA封装（15 × 17 × 1.4 mm）
• 提供无铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），实现精确的数据定位