CY7C2670KV18-450BZI

CY7C2670KV18是一款1.8V同步流水线SRAM，采用DDR II+架构。DDR II+由一个SRAM核心和先进的同步外围电路组成。读写地址在输入（K）时钟的交替上升沿锁存。写数据在K和K的上升沿寄存。读数据在K和K的上升沿驱动。每个地址位置关联两个36位字（CY7C2670KV18），它们会顺序突发进入或流出设备。这些设备具有ODT功能，支持D[x:0]、BWS[x:0]和K/K输入，有助于消除外部终端电阻、降低成本、减少电路板面积并简化电路板布线。异步输入包括输出阻抗匹配输入（ZQ）。同步数据输出（Q，与数据输入D共享相同物理引脚）与两个输出回波时钟CQ/CQ紧密匹配，消除了在系统设计中从每个单独的DDR SRAM单独捕获数据的需求。所有同步输入通过由K或K输入时钟控制的输入寄存器。所有数据输出通过由K或K输入时钟控制的输出寄存器。写入操作通过片上同步自定时写入电路进行。

• 144 Mbit密度（4 M × 36）
• 550 MHz时钟，实现高带宽
• 双字突发，降低地址总线频率
• 550 MHz时的双倍数据速率（DDR）接口（数据传输速率为1100 MHz）
• 2.5个时钟周期延迟
• 两个输入时钟（K和K（上划线）），实现精确的DDR时序
• SRAM仅使用上升沿
• 回波时钟（CQ和CQ（上划线））简化高速系统中的数据捕获
• 数据有效引脚（QVLD），指示输出上的有效数据
• 片上终端（ODT）功能
• 支持D[x:0]、BWS[x:0]和K/K输入
• 同步内部自定时写入
• 当DOFF置高时，DDR II+以2.5个周期的读延迟运行
• 当DOFF置低时，其操作类似于具有1个周期读延迟的DDR I设备
• 核心VDD = 1.8 V ± 0.1 V；I/O VDDQ = 1.4 V至VDD
• 支持1.5 V和1.8 V I/O电源
• 高速收发器逻辑（HSTL）输入和可变驱动HSTL输出缓冲器
• 采用165球细间距球栅阵列（FBGA）封装（15 × 17 × 1.4 mm）
• 提供非无铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），实现精确的数据放置