CY7C2644KV18-333BZI

CYRS2642KV18和CYRS2644KV18是1.8V同步流水线静态随机存取存储器（SRAM），采用QDR II+架构。与QDR II架构类似，QDR II+架构由两个独立端口组成：读端口和写端口，用于访问存储阵列。读端口有专用数据输出以支持读操作，写端口有专用数据输入以支持写操作。QDR II+架构具有独立的数据输入和输出，完全消除了通用输入/输出设备中数据总线“反转”的需求。通过公共地址总线访问每个端口。读和写地址在输入（K）时钟的交替上升沿锁存。对QDR II+读和写端口的访问彼此完全独立。为了最大化数据吞吐量，读和写端口均配备DDR接口。每个地址位置关联两个18位字（CYRS2642KV18）或36位字（CYRS2644KV18），它们会顺序突发进出设备。由于数据可以在两个输入时钟（K和K非）的每个上升沿进出设备，因此在消除总线“反转”的同时最大化了存储带宽，简化了系统设计。这些设备具有支持D[x:0]、BWS[x:0]和K/K非输入的片上终端（ODT）功能，有助于消除外部终端电阻、降低成本、减小电路板面积并简化电路板布线。通过端口选择实现深度扩展，使每个端口能够独立运行。所有同步输入通过由K或K非输入时钟控制的输入寄存器，所有数据输出通过由K或K非输入时钟控制的输出寄存器。写入操作通过片上同步自定时写入电路进行。

• 非合格CYPT2642KV18和CYPT2644KV18器件，具有相同的功能和时序特性，采用165球陶瓷柱栅阵列（CCGA）封装
• 独立的读写数据端口
• 支持并发事务
• 250 MHz时钟，用于高带宽
• 两字突发，用于降低地址总线频率
• 读写端口均具有双数据率（DDR）接口（数据在250 MHz下以500 MHz传输）
• 可用2.0时钟周期延迟
• 两个输入时钟（K和K反）用于精确的DDR时序
• SRAM仅使用上升沿
• 回波时钟（CQ和CQ反）简化高速系统中的数据捕获
• 数据有效引脚（QVLD）指示输出上的有效数据
• 片上终端（ODT）功能
• 支持D[x:0]、BWS[x:0]和K/K输入
• 单一多路复用地址输入总线锁存读写端口的地址输入
• 独立的端口选择用于深度扩展
• 四数据率（QDR）II+在DOFF置高时以2.0周期读延迟操作
• 在DOFF置低时，操作类似于具有单周期读延迟的QDR I器件
• 核心VDD = 1.8 V ± 0.1 V；I/O VDDQ = 1.4 V 至 VDD
• 支持1.5 V和1.8 V I/O供电
• 高速收发器逻辑（HSTL）输入和可变驱动HSTL输出缓冲器
• 提供165球CCGA（21 × 25 × 2.83 mm）封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL）用于精确数据放置