SN74HC166AIDRQ1

这是一款并行输入或串行输入、串行输出寄存器，具有选通时钟（CLK、CLK INH）输入和优先清零（CLR）输入。移位/加载（SH/LD）输入可确定并行输入或串行输入模式。当SH/LD为高电平时，开启串行（SER）数据输入，连接8个触发器，每个时钟（CLK）脉冲完成一次串行移位。当SH/LD为低电平时，开启并行（宽边）数据输入，在下一个时钟脉冲完成同步加载。并行加载过程中，串行数据流被禁止。时钟通过一个2输入正或非门在CLK的低到高电平沿完成触发，允许其中一个输入用作时钟使能或时钟禁止功能:保持CLK或CLK INH任意一个为高电平时禁止时钟；保持任意一个为低电平时开启另一个时钟输入。这允许系统时钟自由运行，可通过另一个时钟输入按命令停止寄存器。仅当CLK为高电平时，才可将CLK INH改为高电平。CLR优先于所有其他输入（包括CLK），将所有触发器复位为零。

• 符合汽车应用要求
• ESD保护超过2000 V（符合MIL-STD-883方法3015）；使用机器模型（C = 200 pF，R = 0）测试，ESD保护超过200 V
• 工作电压范围为 2 V 至 6 V
• 输出可驱动最多10个LSTTL负载
• 低功耗，最大Icc为80 μA
• 典型tpd = 13 ns
• 5 V下输出驱动为±4 mA
• 最大输入电流为 1 μA
• 同步加载
• 直接优先清零
• 并行到串行转换