SN65LVDS95DGGREP

SN65LVDS95 LVDS 串行器/解串器（serdes）发射器包含三个7位并行加载串行输出移位寄存器、一个7倍时钟合成器和四个低压差分信号（LVDS）线驱动器，集成在单个集成电路中。这些功能允许21位单端LVTTL数据通过4对平衡导体同步传输，以便被兼容的接收器（如SN65LVDS96）接收。

在传输时，数据位D0至D20在输入时钟信号（CLKIN）的上升沿被加载到SN65LVDS95的寄存器中。CLKIN的频率被乘以七倍，然后用于以7位切片的形式串行卸载数据寄存器。三个串行流和一个相位锁定时钟（CLKOUT）随后输出到LVDS输出驱动器。CLKOUT的频率与输入时钟CLKIN相同。

SN65LVDS95不需要外部组件，也几乎不需要控制。数据总线在发射器的输入端和接收器的输出端看起来是相同的，数据传输对用户来说是透明的。唯一的用户干预可能是使用关断/清除（SHDN）低电平有效输入来抑制时钟并关闭LVDS输出驱动器，以降低功耗。该信号上的低电平会将所有内部寄存器清零。

• 受控基线
• 单一装配/测试点，单一制造点
• 增强的减产来源 (DMS) 支持
• 增强的产品变更通知
• 资格谱系
• 21:3 数据通道压缩，吞吐量高达每秒 1.36 吉比特
• 适用于具有极低电磁干扰 (EMI) 的点对点子系统通信
• 21 个数据通道加上低压 TTL 时钟和 3 个数据通道加上低压差分时钟输出
• 由单个 3.3-V 电源供电，典型功耗为 250 mW
• 5-V 容忍的数据输入
• 'LVDS95 具有上升沿触发的时钟输入
• 总线引脚可承受 6-kV HBM ESD
• 采用终端间距为 20 密耳的薄型小外形封装
• 禁用时消耗 1 mW
• 宽锁相环输入频率范围 20 MHz 至 68 MHz
• PLL 不需要外部组件
• 输入满足或超过 ANSI EIA/TIA-644 标准的要求
• 工业温度认证 TA = -40℃ 至 85℃
• 可替代 National DS90CR215