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IDT QDRII 突发两个SRAM是高速同步存储器，具有独立、双数据速率（DDR）的读写数据端口。这种方案允许同时读写访问，以实现设备吞吐量，每次读写传递两个数据项。每个时钟周期发生四个数据字传输，提供四数据速率（QDR）性能。与标准SRAM公共I/O（CIO）、单数据速率（SDR）设备相比，在等效时钟速度下，数据访问增加。QDRII允许时钟速度超过标准SRAM设备，在大多数应用中，吞吐量可以增加。使用独立端口进行读写数据访问，通过消除双向总线的需求简化了系统设计。与QDRII相关的所有总线都是单向的，可以在高总线速度下优化信号完整性。QDRII在其数据输出总线和回波时钟上具有可缩放输出阻抗，允许用户调整总线以实现低噪声和高性能。QDRII具有单个DDR地址总线，带有多路复用的读写地址。所有读地址在时钟周期的前半部分接收，所有写地址在时钟周期的后半部分接收。读写使能在时钟周期的前半部分接收。字节和半字节写信号在时钟周期的两个半部分同时接收，与它们在数据输入总线上控制的数据一起。QDRII具有回波时钟，为用户提供与数据输出精确同步的时钟，并具有匹配的阻抗和信号质量。用户可以使用回波时钟进行数据的下游时钟。回波时钟消除了用户产生具有精确时序、位置和信号质量的替代时钟以保证数据捕获的需要。由于回波时钟由驱动数据输出的同一源生成，与数据的关系不会受到电压、温度和工艺的显著影响。QDRII SRAM的所有接口都是HSTL，允许速度超过使用TTL接口的SRAM设备。接口可以缩放到更高电压以与1.8V系统接口（如果需要）。该设备具有VDDQ和单独的Vref，允许用户指定接口工作电压，独立于设备核心电压1.8V VDD。输出阻抗控制允许用户调整驱动强度以适应各种负载和传输线。该设备能够在输入和输出端口同时维持带宽。所有数据以两字突发形式，具有突发级别的寻址能力。

• 18Mb密度（1Mx18, 512kx36）
• 独立、独立的读写数据端口，支持并发事务
• 双回波时钟输出
• 所有SRAM访问上的2字突发
• DDR（双数据速率）多路复用地址总线，每个时钟周期一个读和一个写请求
• DDR（双数据速率）数据总线
• 每个端口每个时钟两个字突发数据
• 每个时钟周期四个字传输（两个端口上的2字突发）
• 通过控制逻辑进行深度扩展
• HSTL（1.5V）输入，可缩放以接收1.4V至1.9V的信号
• 可缩放输出驱动器
• 可以驱动HSTL、1.8V TTL或任何从1.4V到1.9V的电压电平
• 输出阻抗可从35欧姆调整到70欧姆
• 商业和工业温度范围
• 1.8V核心电压（VDD）
• 165球，1.0mm间距，13mm x 15mm fBGA封装
• JTAG接口