71V547S80PF

IDT71V547 是一款 3.3V 高速 4,718,592 位（4.5 兆位）同步静态随机存取存储器，组织为 128K × 36 位。其设计旨在消除读写或写读之间总线转向时的死总线周期，因此得名 ZBT，即零总线转向。地址和控制信号在一个时钟周期内应用于静态随机存取存储器，在下一个时钟周期，其相关的数据周期发生，无论是读还是写。IDT71V547 包含地址、数据输入和控制信号寄存器。输出为流式输出（无输出数据寄存器）。输出使能是的异步信号，可用于在任何给定时间禁用输出。时钟使能引脚允许根据需要暂停 IDT71V547 的操作。当 CEN 为高电平时，所有同步输入被忽略，内部器件寄存器将保持其先前的值。有三个芯片使能引脚，允许用户在需要时取消选择器件。如果当 ADV/LD 为低电平时这三个引脚中的任何一个未激活，则无法启动新的存储器操作，并且任何进行中的突发操作将停止。然而，任何待处理的数据传输（读或写）将完成。数据总线将在芯片被取消选择或写操作启动后的一个周期进入三态。IDT71V547 具有片内突发计数器。在突发模式下，IDT71V547 可以为呈现给静态随机存取存储器的单个地址提供四个周期的数据。突发序列的顺序由 LBO 输入引脚定义。LBO 引脚在线性和交错突发序列之间选择。ADV/LD 信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。该静态随机存取存储器采用高性能、大批量的 3.3V CMOS 工艺制造，并封装在 JEDEC 标准 14mm × 20mm 100 引脚薄型塑料四方扁平封装中，以实现高板级密度。

• 128K × 36 存储器配置，流式输出
• 支持高性能系统速度 - 95 MHz（8ns 时钟到数据访问）
• ZBT 特性 - 写和读周期之间无死周期
• 内部同步信号消除了控制 OE 的需要
• 单个读写控制引脚
• 4 字突发能力（交错或线性）
• 独立字节写控制（可连接为有效）
• 三个芯片使能，用于简单的深度扩展
• 单 3.3V 电源供电
• 采用 JEDEC 标准 100 引脚 TQFP 封装