71V547XS80PFG

IDT71V547是一款3.3V高速4,718,592位（4.5兆位）同步静态随机存取存储器（SRAM），组织形式为128K x 36位。它旨在消除在读写或写读操作之间总线转向时的总线死周期，因此被命名为ZBT™，即零总线转向。地址和控制信号在一个时钟周期内施加到SRAM上，在下一个时钟周期，其相关的数据周期（读或写）发生。IDT71V547包含地址、数据输入和控制信号寄存器，输出为直通式（无输出数据寄存器）。输出使能是唯一的异步信号，可在任何给定时间禁用输出。时钟使能（CEN）引脚允许在必要时暂停IDT71V547的操作。当CEN为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1、CE2、CE2），允许用户在需要时取消选择该设备。如果在ADV/LD为低电平时这三个引脚中的任何一个未激活，则无法启动新的内存操作，并且任何正在进行的突发操作将停止。然而，任何未完成的数据传输（读或写）将完成。在芯片被取消选择或写操作启动一个周期后，数据总线将呈三态。IDT71V547具有片上突发计数器。在突发模式下，IDT71V547可以为呈现给SRAM的单个地址提供四个周期的数据。突发序列的顺序由LBO输入引脚定义。LBO引脚在线性和交错突发序列之间进行选择。ADV/LD信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。IDT71V547 SRAM采用IDT的高性能、大批量3.3V CMOS工艺，并封装在JEDEC标准的14mm x 20mm 100引脚薄塑料四方扁平封装（TQFP）中，以实现高电路板密度。

• 128K x 36内存配置，直通输出
• 支持高性能系统速度 - 95 MHz（8ns时钟到数据访问）
• ZBT特性 - 读写周期之间无死周期
• 内部同步信号消除了对OE（上划线）控制的需求
• 单R/W（读写）控制引脚
• 4字突发能力（交错或线性）
• 单个字节写入（BW1（上划线） - BW4（上划线））控制（可连接为有效）
• 三个芯片使能用于简单的深度扩展
• 单3.3V电源（±5%）
• 封装在JEDEC标准的100引脚TQFP封装中