71V2556SA133BQI

IDT71V2556/58 是 3.3V 高速 4,718,592位（4.5兆位）同步静态随机存取存储器。它们旨在消除在读取和写入之间或写入和读取之间转换总线时的死总线周期。因此，它们被命名为 ZBT，即零总线周转。地址和控制信号在一个时钟周期内应用于静态随机存取存储器，两个周期后发生相关的数据周期，无论是读取还是写入。IDT71V2556/58 包含数据输入/输出、地址和控制信号寄存器。输出使能是的异步信号，可用于在任何给定时间禁用输出。时钟使能引脚允许根据需要暂停 IDT71V2556/58 的操作。当时钟使能为高时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚，允许用户在需要时取消选择设备。如果当 ADV/LD 为低时这三个中的任何一个未被断言，则无法启动新的存储器操作。然而，任何待处理的数据传输（读取或写入）将被完成。在芯片被取消选择或写入启动后两个周期，数据总线将进入三态。IDT71V2556/58 具有片上突发计数器。在突发模式下，IDT71V2556/58 可以为呈现给静态随机存取存储器的单个地址提供四个周期的数据。突发序列的顺序由 LBO 输入引脚定义。LBO 引脚在线性和交错突发序列之间选择。ADV/LD 信号用于加载新的外部地址或递增内部突发计数器。IDT71V2556/58 静态随机存取存储器采用高性能互补金属氧化物半导体工艺，并封装在 JEDEC 标准的 14mm x 20mm 100引脚薄型塑料四方扁平封装中，以及 119球栅阵列和 165细间距球栅阵列。

• 128K x 36、256K x 18 存储器配置
• 支持高性能系统速度 - 200 MHz（3.2 ns 时钟到数据访问）
• ZBT 特性 - 写入和读取周期之间无死周期
• 内部同步输出缓冲使能，无需控制输出使能
• 单读写控制引脚
• 正时钟边沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
• 4字突发能力（交错或线性）
• 独立字节写入控制（可绑定为有效）
• 三个芯片使能，用于简单深度扩展
• 3.3V 电源供应（±5%）、2.5V 输入/输出供应
• 可选 - 边界扫描 JTAG 接口
• 封装在 JEDEC 标准的 100引脚塑料薄型四方扁平封装、119球栅阵列和 165细间距球栅阵列中