MT57W512H36JF-4

美光DDRII同步、流水线突发SRAM采用高速、低功耗CMOS设计，运用先进的6T CMOS工艺。该DDR SRAM将SRAM内核与先进的同步外围电路和突发计数器集成在一起。所有同步输入通过由输入时钟对（K和K#）控制的寄存器，并在K和K#的上升沿锁存。同步输入包括所有地址、所有数据输入、低电平有效负载（LD#）、读/写（R/W#）以及低电平有效字节写入或半字节写入（BWx#或NWx#）。写数据在K和K#的上升沿寄存。如果提供C和C#，读数据在C和C#的上升沿驱动；如果未提供C和C#，则在K和K#的上升沿驱动。异步输入包括阻抗匹配（ZQ）。同步数据输出（Q，与数据输入D共享相同的物理焊球）与输出数据时钟C和C#紧密匹配，消除了在系统设计中从每个单独的DDR SRAM单独捕获数据的需要。额外的写寄存器用于增强流水线写周期并减少读-写转换时间。写周期是自定时的。四个焊球用于实现JTAG测试功能。该器件可通过提供适当的参考电压（VREF）用于HSTL系统。它非常适合需要通过双倍数据模式进行非常快速数据传输的应用，也适用于需要流水线CMOS SRAM成本优势和后期写SRAM减少读-写转换时间的应用。SRAM由1.8V电源供电，所有输入和输出都与HSTL兼容，非常适合缓存、网络、电信、DSP和其他受益于非常宽、高速数据总线的应用。

• 用于精确输出数据定位的DLL电路
• 流水线、双倍数据速率操作，通用数据输入/输出总线
• 从时钟到有效数据的时间短
• 完全数据一致性，提供最新数据
• 四节拍突发，降低地址频率
• 两个输入时钟（K和K#），仅在时钟上升沿实现精确DDR定时
• 两个输出时钟（C和C#），用于精确飞行时间和时钟偏斜匹配，时钟和数据一起传送到接收设备
• 可选的回波时钟（CQ和CQ#），用于灵活的接收数据同步
• 简单的控制逻辑，便于深度扩展
• 内部自定时、寄存写
• 核心VDD = 1.8V（±0.1V）；I/O VDDQ = 1.5V至VDD（±0.1V）HSTL
• 具有微秒级重启的时钟停止功能
• 13mm x 15mm，1mm间距，11 x 15网格FBGA封装
• 用户可编程阻抗输出
• JTAG边界扫描

• 缓存
• 网络
• 电信
• DSP