71T75802S166PFI

IDT71T75602/802 是 2.5V 高速 18,874,368 位（18 兆位）同步静态随机存取存储器。它们旨在消除在读和写或写和读之间转换总线时的死总线周期，因此被称为 ZBT，即零总线周转。地址和控制信号在一个时钟周期内应用于 SRAM，两个周期后发生相关的数据周期，无论是读还是写。IDT71T75602/802 包含数据输入/输出、地址和控制信号寄存器。输出使能是的异步信号，可用于在任何给定时间禁用输出。时钟使能 CEN 引脚允许根据需要暂停 IDT71T75602/802 的操作。当 CEN 为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前值。有三个芯片使能引脚（CE1、CE2、CE2），允许用户在需要时取消选择设备。当 ADV/LD 为低电平时，如果这三个引脚中的任何一个未断言，则无法启动新的内存操作。但是，任何挂起的数据传输（读或写）都将完成。数据总线将在芯片被取消选择或写入启动后两个周期进入三态。IDT71T75602/802 具有片上突发计数器。在突发模式下，IDT71T75602/802 可以为呈现给 SRAM 的单个地址提供四个周期的数据。突发序列的顺序由 LBO 输入引脚定义。LBO 引脚在线性和交错突发序列之间选择。ADV/LD 信号用于加载新的外部地址（当 ADV/LD 为低电平时）或递增内部突发计数器（当 ADV/LD 为高电平时）。IDT71T75602/802 SRAM 采用高性能 2.5V CMOS 工艺制造，并采用 JEDEC 标准 14mm x 20mm 100 引脚薄型塑料四边扁平封装（TQFP）以及 119 球栅阵列封装（BGA）。

• 512K x 36、1M x 18 内存配置
• 支持高性能系统速度 - 200 MHz（3.2 ns 时钟到数据访问时间）
• ZBT 特性 - 在写和读周期之间无死周期
• 内部同步输出缓冲使能，无需控制 OE
• 单个读/写控制引脚
• 正时钟边沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
• 4字突发能力（交错或线性）
• 独立字节写控制（BW1 至 BW4）（可绑定为有效）
• 三个芯片使能引脚，便于深度扩展
• 2.5V 电源供电（±5%）
• 2.5V I/O 电源（VDDQ）
• 通过 ZZ 输入控制掉电
• 边界扫描 JTAG 接口（符合 IEEE 1149.1 标准）
• 采用 JEDEC 标准 100 引脚塑料薄型四边扁平封装（TQFP）和 119 球栅阵列封装（BGA）