- 引脚图
- 焊盘图
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71V65903S80PFI
71V65903S80PFI
- 品牌名称
- RENESAS(瑞萨)/IDT
- 商品型号
- 71V65903S80PFI
- 商品编号
- C5539697
- 商品封装
- TQFP-100(14x14)
- 包装方式
- 编带
- 商品毛重
- 1克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | 静态随机存取存储器(SRAM) |
| 属性 | 参数值 | |
|---|---|---|
| 功能特性 | 自动掉电功能；边界扫描(JTAG)功能 |
商品概述
IDT71V65703/5903 是 3.3V 高速 9,437,184 位（9 兆位）同步 SRAM，组织为 256K x 36 / 512K x 18。它们旨在消除在读写或写读之间转换总线时的死总线周期。因此，它们被命名为 ZBT，即零总线周转。地址和控制信号在一个时钟周期内应用于 SRAM，在下一个时钟周期发生相关的数据周期，无论是读还是写。IDT71V65703/5903 包含地址、数据输入和控制信号寄存器。输出是流式（无输出数据寄存器）。输出使能是的异步信号，可用于在任何给定时间禁用输出。时钟使能（CEN）引脚允许根据需要暂停 IDT71V65703/5903 的操作。当 CEN 为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前值。有三个芯片使能引脚（CE1（低电平有效）、CE2、CE2（低电平有效）），允许用户在需要时取消选择设备。如果当 ADV/LD 为低电平时这三个中的任何一个未断言，则无法启动新的存储器操作。但是，任何挂起的数据传输（读或写）将完成。数据总线将在芯片被取消选择或写入启动后的一个周期进入三态。IDT71V65703/5903 具有片上突发计数器。在突发模式下，IDT71V65703/5903 可以为呈现给 SRAM 的单个地址提供四个数据周期。突发序列的顺序由 LBO 输入引脚定义。LBO 引脚在线性和交错突发序列之间选择。ADV/LD 信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。IDT71V65703/5903 SRAM 采用高性能 CMOS 工艺，并封装在 JEDEC 标准 14mm x 20mm 100 引脚塑料薄型四边扁平封装（TQFP）、119 球栅阵列（BGA）和 165 细间距球栅阵列（fBGA）中。
商品特性
- 256K x 36，512K x 18 存储器配置
- 支持高性能系统速度 - 100 MHz（7.5 ns 时钟到数据访问）
- ZBT 特性 - 写和读周期之间无死周期
- 内部同步输出缓冲使能，无需控制 OE（低电平有效）
- 单 R/W（读写）控制引脚
- 4 字突发能力（交错或线性）
- 独立字节写控制（BW1 至 BW4，低电平有效）（可连接为有效）
- 三个芯片使能，用于简单深度扩展
- 3.3V 电源（±5%）
- 3.3V（±5%）I/O 电源（VDDQ）
- 由 ZZ 输入控制的断电
- 封装在 JEDEC 标准 100 引脚塑料薄型四边扁平封装（TQFP）、119 球栅阵列（BGA）和 165 细间距球栅阵列（fBGA）中