8A34004E-000NBG

8A34004是一款同步管理单元（SMU），用于基于分组和物理层的设备同步。该设备高度集成，提供管理IEEE 1588和同步以太网（SyncE）时钟的定时参考、时钟源和定时路径的工具。PLL通道可以独立作为频率合成器、抖动衰减器、数字控制振荡器（DCO）或数字锁相环（DPLL）。8A34004支持多个独立的定时路径，每个都可以配置为DPLL或DCO。输入到输入、输入到输出和输出到输出的相位偏斜都可以精确管理。该设备输出低抖动时钟，可以直接同步接口，如100GBASE-R、40GBASE-R、10GBASE-R和10GBASE-W以及较低速率的以太网接口，以及SONET/SDH和PDH接口和IEEE 1588时间戳单元（TSUs）。内部系统APLL必须提供频率在25MHz至54MHz之间的低相位噪声参考时钟。系统APLL的输出用于设备中所有分数输出分频器（FOD）的时钟合成。系统APLL参考可以来自连接到OSCI引脚的外部晶体振荡器，或来自使用连接在OSCI和OSCO引脚之间的晶体的内部振荡器。系统DPLL生成内部系统时钟，用于设备中的参考监视器和其他数字电路。如果提供给系统APLL的参考满足目标应用的稳定性和精度要求，则系统DP。

• 两个独立的定时通道，每个通道可作为频率合成器、抖动衰减器、数字控制振荡器（DCO）或数字锁相环（DPLL），DPLL生成符合电信标准的时钟
• 符合ITU-T G.8262同步以太网标准，符合传统SONET/SDH和PDH要求，DPLL数字环路滤波器（DLF）可编程，截止频率从12微赫兹到22千赫兹，DPLL/DCO通道使用组合总线共享频率信息以简化符合ITU-T G.8273.2，DPLL和DCO模式之间的切换是无中断且动态的
• 自动参考切换在DCO和DPLL模式之间，以简化对T-BC中外部相位/时间输入接口的支持
• 通过分数输出分频器（FOD）生成与输入频率无关的输出频率，每个FOD支持1皮秒分辨率的输出相位调谐
• 4个差分/8个LVCMOS输出，频率从0.5赫兹到1吉赫兹（LVCMOS为250兆赫兹），抖动低于150飞秒均方根值（10千赫兹到20兆赫兹），支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式，差分输出摆幅可选：400毫伏、650毫伏、800毫伏、910毫伏，独立输出电压为3.3伏、2.5伏或1.8伏，LVCMOS额外支持1.5伏或1.2伏，每个输出的时钟相位可独立编程，步进为1纳秒到2纳秒，总范围为±180度
• 2个差分/4个单端时钟输入，支持频率从0.5赫兹到1吉赫兹，任何输入可以映射到任何或所有定时通道，冗余输入频率彼此独立，任何输入可以指定为外部帧/同步脉冲，如PPES（每偶数秒脉冲）、1 PPS（每秒脉冲）、5PPS、10 PPS、50赫兹、100赫兹、1千赫兹、2千赫兹、4千赫兹和8千赫兹，与可选的参考时钟输入关联，每个输入可编程相位偏移高达±1.638微秒，步进为1皮秒
• 参考监视器根据LOS、活动性、频率监视和/或LOS输入引脚来限定/取消限定参考，信号丢失（LOS）输入引脚（通过GPIO）可以分配给任何输入时钟参考
• 自动参考选择状态机根据参考监视器、优先级表、可恢复/不可恢复和其他可编程设置为每个DPLL选择活动参考
• 系统APLL工作于基模晶体：25兆赫兹至54兆赫兹或来自晶体振荡器
• 系统DPLL接受XO、TCXO或OCXO，工作频率几乎从1兆赫兹到150兆赫兹
• DPLL可以配置为DCO以合成精确时间协议（PTP）/IEEE 1588时钟，DCO生成基于PTP的时钟，频率分辨率小于1.11×10^-16
• DPLL相位检测器可用作时间数字转换器（TDC），精度低于1皮秒
• 支持1兆赫兹I2C或50兆赫兹SPI串行处理器端口
• 设备可以在复位后自动配置，通过内部客户可定义的一次性可编程存储器（最多16种不同配置）或标准外部I2C EPROM通过单独的I2C主端口
• 1149.1 JTAG边界扫描
• 7×7毫米48-VFQFPN封装

• 核心和接入IP交换机/路由器
• 同步以太网设备，电信边界时钟（T-BC）和电信时间从时钟（T-TSC）符合ITU-T G.8273.2
• 10吉比特、40吉比特和100吉比特以太网接口
• 中心局定时源和分发
• 用于4.5G和5G网络设备的无线基础设施