8A34044E-000NLG

8A34044 Four-Channel Universal Frequency Translator 是一个高度集成的定时设备，具有四个数字锁相环（DPLL）通道和四个数字控制振荡器（DCO）通道。DPLL 可以锁定到外部参考或自由运行，并可以配置为 DCO。每个 DCO 可以通过任何 DPLL 或其他 DCO 同步，也可以自由运行。DCO 还可以通过外部算法控制，适用于光传输网络（OTN）应用。

8A34044 支持精确控制输入到输入、输入到输出以及输出到输出的相位偏移。该设备输出低抖动时钟，可以直接同步 100GBASE-R、40GBASE-R、10GBASE-R 和 10GBASE-W 等高速以太网接口，以及较低速率的以太网接口，还有 SONET/SDH 和 PDH 接口。

内部系统 APLL 必须提供一个低相位噪声参考时钟，频率在 25MHz 到 54MHz 之间。System APLL 的输出用于所有分数输出分频器（FOD）的时钟合成。System APLL 的参考可以来自连接到 OSCI 引脚的外部晶体振荡器，或者使用连接在 OSCI 和 OSCO 引脚之间的晶体的内部振荡器。

System DPLL 生成内部系统时钟，用于设备中的参考监视器和其他数字电路。如果提供给 System APLL 的参考满足应用的稳定性和准确性要求，则 System DPLL 可以自由运行且不需要 System DPLL 参考。或者，System DPLL 可以锁定到满足应用稳定性和准确性要求的外部参考。System DPLL 可以接受来自XO_DPLL 引脚或通过参考选择多路复用器的参考。

8A34044 接受多达四个差分参考输入和八个单端参考输入，这些输入可以在常见的 GNSS、以太网、SONET/SDH、PDH 频率下工作，以及从 1kHz 到 1GHz（单端模式下为 250MHz）的任何输入频率。这些参考信号会持续监测信号丢失和用户编程阈值的频率偏移。所有参考都可以供所有 DPLL 使用。每个 DPLL 的活动参考由强制选择或基于用户编程优先级、锁定允许、参考监视器、可逆和不可逆设置以及 LOS 输入的自动选择确定。

8A34044 提供四个独立的数字锁相环（DPLL），包括相位频率检测器（PFD）、低通滤波器（LPF）和数字控制振荡器（DCO）。DPLL 架构允许外部处理器在多个点访问控制环路以监控和控制环路。处理器可以直接控制 DCO，并且可以实现专有滤波器和控制算法来替代内部 LPF。

8A34044 可以接受一个时钟参考及其关联的帧脉冲或同步信号作为一对。DPLL 可以锁定到时钟参考并使同步和时钟输出与配对的同步/帧输入对齐。设备允许任何参考输入配置为同步输入，并可以与任何其他参考输入关联。输入同步信号可以具有 1PPS（每秒一次脉冲）、PPES（偶数秒脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz 和 8kHz 的频率。此功能使得任何 DPLL 都可以在不使用低带宽设置直接锁定到同步输入的情况下，将帧同步和时钟输出与同步输入对齐。

DPLL 支持四种主要工作模式：自由运行、锁定、保持和 DCO。在自由运行模式下，DPLL 根据系统时钟单独合成时钟。在锁定模式下，DPLL 滤除参考时钟抖动，并且长期输出频率精度与选定输入参考的长期频率精度相同。在保持模式下，DPLL 使用锁定模式期间获取的频率数据，在没有输入参考时生成准确的频率。在 DCO 模式下，DPLL 控制环路打开，DCO 可以由 PTP 时钟恢复伺服控制以合成 PTP 时钟。

DPLL 可以配置为范围从 1.1Hz 到 22kHz 的可选滤波带宽，用于抖动衰减和速率转换应用。

8A34044 提供四个独立的 DCO 通道，这些通道与嵌入在 DPLL 通道中的 DCO 相同。每个 DCO 通道可以作为独立的 DCO 或作为与源 DPLL 或 DCO 关联的卫星通道，以增加源通道可用的独立可编程 FOD 和输出阶段的数量。

8A34044 所有通道的输出频率都源自相同的 System APLL 时钟，因此用于调整 DCO 的控制字是互换的。

8A34044 生成最多 12 个差分输出时钟，频率范围从 0.5Hz 到 1GHz。差分输出支持 LVPECL、LVDS、HCSL 和 CML。它还生成最多 24 个单端时钟，频率范围从 0.5Hz 到 250MHz。LVCMOS 输出支持 3.3V、2.5V、1.8V、1.5V 或 1.2V。每个输出阶段都可以独立配置。

由 8A34044 生成的时钟抖动低于 150fs RMS（10kHz 到 20MHz），因此适用于串行 100GBASE-R、40GBASE-R 和较低速率接口。

所有控制和状态寄存器都可以通过 I2C/SPI 从属微处理器接口访问。SPI 接口模式支持高时钟速率（最高 50MHz）。对于 DPLL 的配置，8A34044 具有内部客户可定义的 OTP 内存，最多包含 16 种不同配置。如果串行端口配置为 I2C 模式，则 8A34044 可以成为该 I2C 总线上的主控设备，并从共享 I2C 总线的标准 I2C EEPROM 中读取配置数据。如果串行端口配置为 SPI 模式，则此功能不可用。

• 近端相位噪声符合通用公共无线电接口（CPRI）频率同步要求
• 支持所有ITU-T G.709频率
• 满足ITU-T G.8251规定的OTN抖动和漂移要求
• 四个独立的DPLL/DCO通道
  • 每个通道可以作为频率合成器、抖动衰减器、数字控制振荡器（DCO）或数字锁相环（DPLL）
  • DPLL数字环路滤波器（DLF）可编程，截止频率范围从1.1Hz到22kHz
  • 通过分数输出分频器（FOD）生成与输入频率无关的输出频率
  • 每个FOD支持50ps分辨率的输出相位调节
• 四个独立的DCO通道
  • 每个DCO可以作为独立的DCO或卫星通道
  • 卫星通道与源DPLL或DCO关联，以增加源通道可用的独立可编程FOD和输出级数量
  • 每个DCO通过分数输出分频器（FOD）生成独立的输出频率
• 12个差分/24个LVCMOS输出
  • 频率范围从0.5Hz到1GHz（LVCMOS为250MHz）
  • 抖动低于150fs RMS（10kHz至20MHz）
  • 支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式
  • 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
  • 独立输出电压为3.3V、2.5V或1.8V
  • LVCMOS还支持1.5V或1.2V
  • 每个输出的时钟相位可在±180°范围内以1ns至2ns步长单独编程
• 4个差分/8个单端时钟输入
  • 支持1kHz至1GHz的频率
  • 任何输入都可以映射到任意或所有定时通道
  • 冗余输入频率彼此独立
  • 任何输入都可以指定为PPES（每偶秒脉冲）、1PPS（每秒脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz的外部帧/同步脉冲，与可选参考时钟输入相关联
  • 每个输入的可编程相位偏移可达±1.638μs，步长为50ps
• 参考监视器根据LOS、活动、频率监视和/或LOS输入引脚来合格/不合格参考
  • 信号丢失（LOS）输入引脚（通过GPIO）可以分配给任何输入时钟参考
• 自动参考选择状态机基于参考监视器、优先级表、恢复/非恢复以及其他可编程设置为每个DPLL选择活动参考
• 系统APLL工作在基本模式晶体：25MHz至54MHz或来自晶体振荡器
• 系统DPLL接受XO、TCXO或OCXO，频率范围从1MHz到150MHz
• DPLL可以配置为DCO，在外部算法控制下合成时钟
  • DCO生成的频率分辨率为小于1.11 x 10^-16
• 支持1MHz I2C或50MHz SPI串行处理器端口
• 可以在复位后通过以下方式自动配置：
  • 内部客户可定义的一次性可编程（OTP）存储器，最多16种不同配置
  • 如果串行端口处于I2C模式，则使用标准外部I2C EEPROM
• 1149.1 JTAG边界扫描
• 10 x 10 mm 72-QFN封装

• 核心和接入IP交换机/路由器
• 同步以太网设备
• 10Gb、40Gb和100Gb以太网接口
• 4.5G和5G网络设备的无线基础设施
• OTN复用器和线路卡