8A34003E-000NBG8

8A3403是一款用于分组和物理层设备同步的同步管理单元（SMU）。8A3403是一个高度集成的器件，提供工具来管理IEEE 1588和同步以太网（SyncE）时钟的定时参考、时钟源和定时路径。PLL通道可以独立用作频率合成器、抖动衰减器、数字控制振荡器（DCO）或数字相位锁定环路（DPLL）。

8A3403支持多个独立的定时路径，每个路径都可以配置为DPLL或DCO。输入到输入、输入到输出以及输出到输出的相位偏移都可以精确管理。该器件输出低抖动时钟，可以直接同步诸如100GBASE-R、40GBASE-R、10GBASE-R和10GBASE-W等高速以太网接口，以及较低速率的以太网接口，还有SONET/SDH和PDH接口以及IEEE 1588时间戳单元（TSUs）。

内部系统APLL必须由低相位噪声参考时钟供电，频率在25MHz到54MHz之间。系统APLL的输出用于所有分数输出分频器（FODs）的时钟合成。系统APLL参考可以来自连接到OSCI引脚的外部晶体振荡器，也可以来自连接在OSCI和OSCO引脚之间的内部振荡器使用的晶体。

系统DPLL生成一个内部系统时钟，用于器件中的参考监视器和其他数字电路。如果提供给系统APLL的参考满足应用的稳定性和准确性要求，则系统DPLL可以自由运行，而不需要系统DPLL参考。或者，系统DPLL可以锁定到符合应用稳定性和准确性要求的外部参考。系统DPLL可以从XO_DPLL引脚或通过参考选择多路复用器接收参考。

当提供足够稳定和准确的系统时钟时，DPLL满足ITU-T G.8262同步以太网设备时钟（EEC）选项1和2的频率准确性、拉入、保持、拉出、噪声生成、噪声容限、瞬态响应和保持性能要求。

8A3403接受最多两个差分参考输入和四个单端参考输入，这些输入可以在常见的GNSS、以太网、SONET/SDH、PDH频率以及从0.5Hz到1GHz（单端模式下为250MHz）的任何输入频率下工作。参考信号会持续监测信号丢失和频率偏移，根据用户编程的阈值进行监测。所有的参考都可用于所有DPLL。每个DPLL的活动参考由强制选择或基于用户编程优先级、锁定允许、参考监视器、可逆和不可逆设置以及LOS输入的自动选择确定。

8A3403可以接受一个时钟参考和一个关联的帧脉冲或同步信号作为一对。DPLL可以锁定到时钟参考，并将同步和时钟输出与配对的同步/帧输入对齐。该器件允许任何参考输入配置为同步输入，并且可以与任何其他参考输入关联。输入同步信号可以具有1 PPS（每秒一次脉冲）、PPES（偶数秒脉冲）、5PPS、10 PPS、50Hz、100Hz、1 kHz、2 kHz、4kHz和8 kHz的频率。此功能使任何DPLL能够在不使用低带宽设置直接锁定到同步输入的情况下，将帧同步和时钟输出与同步输入对齐。

DPLL支持四种主要操作模式：自由运行模式、锁定模式、保持模式和DCO模式。在自由运行模式下，DPLL仅基于系统时钟合成时钟。在锁定模式下，DPLL使用选定的带宽滤除参考时钟抖动。在锁定模式下，长期输出频率准确性与所选输入参考的长期频率准确性相同。在保持模式下，DPLL使用在锁定模式下获取的频率数据，在没有输入参考时生成准确的频率。在DCO模式下，DPLL控制环路打开，DCO可以由外部处理器上的PTP时钟恢复伺服控制，以合成PTP时钟。

DPLL可以配置为一系列可选的滤波带宽。低于20mHz的带宽可以直接锁定DPLL到1PPS参考。0.05Hz到0.1Hz范围内的带宽适用于G.8273.2。0.1Hz到10Hz范围内的带宽适用于G.8262/G.813、Telcordia GR-253-CORE S3或SMC应用。高于10Hz的带宽适用于抖动衰减和速率转换应用。

在符合ITU-T G.8275.2的电信边界时钟（T-BC）和电信时间从时钟（T-TSC）应用中，可以使用两个DPLL；一个DPLL配置为DCO以合成PTP时钟，另一个DPLL配置为EEC/SEC以生成物理层时钟。组合模式提供来自EEC/SEC到PTP时钟的物理层频率支持。

对于符合ITU-T G.8263的应用，任何DPLL都可以配置为DCO以合成基于分组的时钟。

在符合ITU-T G.8264的同步设备定时源（SETS）应用中，任何DPLL都可以配置为EEC/SEC以输出用于T0参考点的时钟，并且可以用于输出用于T4参考点的时钟。

8A3403生成多达四个差分输出时钟，频率范围从0.5Hz到1GHz。差分输出支持LVPECL、LVDS、HCSL和CML。它还生成多达八个单端时钟，频率范围从0.5Hz到250MHz。LVCMOS输出支持3.3V、2.5V、1.8V、1.5V或1.2V。每个输出阶段都可以独立配置。

由8A3403生成的时钟抖动低于150fs RMS（10kHz到20MHz），因此适用于串行100GBASE-R、40GBASE-R和较低速率接口。

所有控制和状态寄存器都可以通过I2C/SPI从属微处理器接口访问。SPI接口模式支持高达50MHz的高时钟速率。对于DPLL的配置，I2C主接口可以在复位后自动从外部EEPROM加载配置。8A3403还具有内部客户定义的OTP内存，最多支持16种不同的配置。

• 四个独立的定时通道
  • 每个通道可以作为频率合成器、抖动衰减器、数字控制振荡器 (DCO) 或数字相位锁定环路 (DPLL)
  • DPLL 生成符合电信标准的时钟
  • 符合 ITU-T G.8262 同步以太网标准
  • 符合传统的 SONET/SDH 和 PDH 要求
  • DPLL 数字环路滤波器 (DLF) 可编程，截止频率从 12μHz 到 22kHz
  • DPLL/DCO 通道通过 Combo Bus 共享频率信息，简化了对 ITU-T G.8273.2 的合规性
  • 在 DPLL 和 DCO 模式之间切换是无中断且动态的
  • 自动在 DCO 和 DPLL 模式之间切换参考源，简化 T-BC 中外部相位/时间输入接口的支持
  • 通过分数输出分频器 (FOD) 生成与输入频率无关的输出频率
  • 每个 FOD 支持 1ps 分辨率的输出相位调谐
• 4 差分 / 8 LVCMOS 输出
  • 频率范围从 0.5 Hz 到 1GHz（LVCMOS 为 250MHz）
  • 抖动低于 150fs RMS（10kHz 至 20MHz）
  • 支持 LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL 和 HSTL 输出模式
  • 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
  • 独立输出电压为 3.3V、2.5V 或 1.8V
  • LVCMOS 还支持 1.5V 或 1.2V
  • 每个输出的时钟相位可以在 ±180° 范围内以 1ns 至 2ns 步长单独编程
• 2 差分 / 4 单端时钟输入
  • 支持 0.5 Hz 到 1GHz 的频率
  • 任何输入都可以映射到任何一个或所有定时通道
  • 冗余输入频率相互独立
  • 任何输入都可以指定为 PPES（每秒脉冲）、1 PPS（每秒脉冲）、5PPS、10 PPS、50Hz、100Hz、1 kHz、2 kHz、4kHz 和 8kHz 的外部帧/同步脉冲，并与可选的参考时钟输入相关联
  • 每个输入可编程相位偏移可达 ±1.638μs，步长为 1ps
• 参考监视器根据 LOS、活动、频率监视和/或 LOS 输入引脚来鉴定/取消鉴定参考
  • 信号丢失 (LOS) 输入引脚（通过 GPIO）可以分配给任何输入时钟参考
• 自动参考选择状态机基于参考监视器、优先级表、恢复/非恢复和其他可编程设置为每个 DPLL 选择活动参考
• 系统 APLL 从基模晶体工作：25MHz 至 54MHz 或从晶体振荡器工作
• 系统 DPLL 接受 XO、TCXO 或 OCXO，在几乎任何 1MHz 至 150MHz 的频率下工作
• DPLL 可以配置为 DCO 来合成精确时间协议 (PTP) / IEEE 1588 时钟
  • DCO 生成基于 PTP 的时钟，频率分辨率小于 1.11 x 10^-16
• DPLL 相位检测器可以用作精度低于 1ps 的时间-数字转换器 (TDC)
• 支持 1MHz I2C 或 50MHz SPI 串行处理器端口
• 设备可以在复位后自动配置：
  • 内部客户可定义的一次性可编程存储器，最多 16 种不同配置
  • 通过单独的 I2C 主端口的标准外部 I2C EPROM
• 1149.1 JTAG 边界扫描
• 7x7 mm, 48-VFQFPN 封装