CDCVF2509PWR

CDCVF2509 是一款高性能、低偏差、低抖动锁相环 (PLL) 时钟驱动器。该器件使用 PLL 根据时钟 (CLK) 输入信号对反馈 (FBOUT) 输出的频率和相位进行精准校准。该器件专门设计用于同步 DRAM。CDCVF2509 在 3.3 V VCC 电压下工作，并提供专为驱动点对点负载而设计的集成串联阻尼电阻器。一组五个输出和一组四个输出提供九个低偏差、低抖动的 CLK 副本。输出信号占空比调整为 50%，与 CLK 处的占空比无关。每组输出可通过控制（1G 和 2G）输入单独启用或禁用。当 G 输入为高电平时，输出随 CLK 进行相位和频率切换。当 G 输入为低电平时，输出被禁用为逻辑低电平状态。与许多包含PLL的产品不同，CDCVF2509不需要外部RC网络。PLL的环路滤波器包含片上，可更大限度地减少元件数量、缩小电路板空间并降低成本。该器件基于 PLL 电路，因此 CDCVF2509 需要稳定时间来实现反馈信号到基准信号的相位锁定。在上电并在 CLK 处施加固定频率、固定相位的信号之后，以及在 PLL 基准或反馈信号发生任何变化之后，需要该稳定时间。PLL 可通过将 AVCC 接地来旁路。CDCVF2509A的工作温度范围是 0℃ 至 85℃。

• 旨在满足并超过PC133 SDRAM寄存DIMM规范1.1版
• 与扩频时钟兼容
• 工作频率范围为 50MHz 至 175MHz
• 66MHz 至 166MHz 的静态相位误差分布为 ±125ps
• 66MHz 至 166MHz 的周期到周期抖动典型值为 70ps
• 采用先进深亚微米工艺，功耗比当前一代PC133器件降低40%以上
• 采用塑料24引脚TSSOP封装
• 适用于同步 DRAM 应用的锁相环时钟分配
• 将一个时钟输入分配至一组五个输出和一组四个输出
• 每个输出组的单独输出使能
• 外部反馈(FBIN)端子用于将输出同步到时钟输入
• 25Ω 片上串联阻尼电阻器
• 无需外部 RC 网络
• 工作电压为 3.3 V

• DRAM 应用
• 基于PLL的时钟分配器
• 非PLL时钟缓冲器