EP610LI-15

Altera ClassicTM器件系列为高速、低功耗逻辑集成提供解决方案。该器件采用先进的CMOS技术制造，还包括仅Turbo版本，其描述见本数据手册。Classic器件支持100% TTL仿真，可轻松集成多个PAL和GAL型器件，其可用门密度范围为300至900。该系列提供低至10 ns的引脚到引脚逻辑延迟和高达100 MHz的计数器频率。Classic器件提供多种封装选择，包括陶瓷双列直插封装（CerDIP）、塑料双列直插封装（PDIP）、塑料J形引线芯片载体（PLCC）、陶瓷J形引线芯片载体（JLCC）、针栅阵列（PGA）和小外形集成电路（SOIC）封装。基于EPROM的Classic器件可在不牺牲性能的情况下降低有功功耗。这种降低的功耗使得Classic系列非常适合各种低功耗应用。Classic器件是采用带窗口封装的100%通用测试器件，可通过紫外线（UV）光擦除，从而允许快速实现设计变更。Classic器件采用乘积项逻辑和一个可编程寄存器。该乘积项逻辑提供了一个可编程与门/固定或门结构，可实现最多具有八个乘积项的逻辑。可编程寄存器可单独编程为D、T、SR或JK触发器操作，也可旁路以实现组合操作。此外，宏单元寄存器可由全局时钟或任何输入或反馈到与门阵列的路径单独时钟控制。Altera专有的可编程I/O架构允许设计人员以高有效和低有效两种模式对输出和反馈路径进行编程，以实现组合或寄存器操作。这些特性使得同时实现各种逻辑功能成为可能。Classic器件得到Altera的MAX+PLUS II开发系统的支持，这是一个单一的集成软件包，提供原理图、文本（包括VHDL、Verilog HDL和Altera硬件描述语言（AHDL））以及波形设计输入、编译和逻辑综合、仿真和时序分析以及器件编程。MAX+PLUS II软件提供EDIF 200和300、LPM、VHDL、Verilog HDL及其他接口，以支持来自其他行业标准工具的其他设计输入和仿真。