CY7C1318AV18-167BZC

CY7C1316AV18/CY7C1318AV18/CY7C1320AV18是配备DDR-II架构的1.8V同步流水线SRAM。DDR-II由带有先进同步外围电路的SRAM核心和1位突发计数器组成。读写地址在输入（K）时钟的交替上升沿锁存。写数据在K和K的上升沿寄存。如果提供C和C，读数据在C和C的上升沿驱动；如果未提供C/C，则在K和K的上升沿驱动。在CY7C1316AV18中，每个地址位置关联两个8位字，它们按顺序突发进入或离开器件。在CY7C1316AV18中，突发计数器内部始终从“0”开始。在CY7C1318AV18和CY7C1320AV18中，突发计数器接收外部地址的最低有效位，在CY7C1318AV18中突发两个18位字，在CY7C1320AV18中突发两个36位字，按顺序进入或离开器件。异步输入包括阻抗匹配（ZQ）。同步数据输出（Q，与数据输入D共享相同物理引脚）与两个输出回波时钟CQ/CQ紧密匹配，消除了在系统设计中从每个单独的DDR SRAM单独捕获数据的需要。输出数据时钟（C/C）实现最大系统时钟和数据同步灵活性。所有同步输入通过由K或K输入时钟控制的输入寄存器。所有数据输出通过由C或C输入时钟控制的输出寄存器。写操作通过片上同步自定时写电路进行。

• 18 Mb密度（2M x 8、1M x 18、512K x 36）
• 250 MHz时钟，实现高带宽
• 2字突发，降低地址总线频率
• 双倍数据速率（DDR）接口（数据在500 MHz传输）@ 250 MHz
• 两个输入时钟（K和K），实现精确DDR定时 — SRAM仅使用上升沿
• 两个输出时钟（C和C），解决时钟偏移和飞行时间不匹配问题
• 回波时钟（CQ和CQ），简化高速系统中的数据捕获
• 同步内部自定时写操作
• 1.8V核心电源，配备HSTL输入和输出
• 可变驱动HSTL输出缓冲器
• 扩展HSTL输出电压（1.4V - VDD）
• 13 × 15 × 1.4 mm、1.0 mm间距fBGA封装，165球（11x15矩阵）
• JTAG 1149.1兼容测试访问端口
• 延迟锁定环（DLL），实现精确数据放置