CY7C1347C-166AC

赛普拉斯同步突发静态随机存取存储器（SRAM）系列采用高速、低功耗CMOS设计，运用先进的三层多晶硅、双层金属技术。每个存储单元由四个晶体管和两个高值电阻组成。CY7C1347C/GVT71128DA36和CYC7C1327C/GVT71256DA18 SRAM集成了131,072x36和262,144x18的SRAM单元，具备先进的同步外围电路和一个2位计数器，用于内部突发操作。所有同步输入由寄存器控制，由正边沿触发的时钟输入（CLK）驱动。同步输入包括所有地址、所有数据输入、地址流水线片选（CE）、深度扩展片选（CE2和CE2）、突发控制输入（ADSC、ADSP和ADV）、写使能（BWa、BWb、BWc、BWd和BWE）以及全局写（GW）。异步输入包括输出使能（OE）和突发模式控制（MODE）。数据输出（Q）由OE使能，也是异步的。地址和片选通过地址状态处理器（ADSP）或地址状态控制器（ADSC）输入引脚进行寄存。后续的突发地址可由突发推进引脚（ADV）内部控制生成。地址、数据输入和写控制在芯片上进行寄存，以启动自定时写周期。写周期的宽度可由写控制输入控制，为1到4个字节。单个字节写允许对单个字节进行写入。BWa控制DQa，BWb控制DQb，BWc控制DQc，BWd控制DQd。BWa、BWb、BWc和BWd只有在BWE为低电平时才有效。GW为低电平时会写入所有字节。x18版本只有18个数据输入/输出（DQa和DQb）以及BWa和BWb（没有BWc、BWd、DQc和DQd）。四个引脚用于实现JTAG测试功能：测试模式选择（TMS）、测试数据输入（TDI）、测试时钟（TCK）和测试数据输出（TDO）。JTAG电路用于与设备进行串行数据移位。JTAG输入在测试操作模式下使用LVTTL/LVCMOS电平进行数据移位。CY7C1347C/GVT71128DA36和CY7C1327C/GVT71256DA18使用+3.3V电源供电。所有输入和输出都与LVTTL兼容。

• 快速访问时间：2.5和3.5 ns
• 快速时钟速度：250、225、200和166 MHz
• 1 ns建立时间和保持时间
• 快速OE访问时间：2.5 ns和3.5 ns
• 深度扩展优化（一个周期芯片取消选择以消除总线争用）
• 3.3V -5%和+10%电源
• 3.3V或2.5V I/O电源
• 除I/O外5V容限输入
• 所有输入和输出到VSS的钳位二极管
• 公共数据输入和数据输出
• 字节写使能和全局写控制
• 三个片选用于深度扩展和地址流水线
• 地址、数据和控制寄存器
• 内部自定时写周期
• 突发控制引脚（交错或线性突发序列）
• 便携式应用的自动掉电功能
• JTAG边界扫描
• JEDEC标准引脚排列
• 低外形119引脚、14 mm x 22 mm BGA（球栅阵列）和100引脚TQFP封装