CY7C1368B-166AC

CY7C1368B SRAM将262,144 x 32 SRAM单元与先进的同步外围电路和用于内部突发操作的两位计数器集成在一起。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE1上划线）、深度扩展片选（CE2和CE3上划线）、突发控制输入（ADSC上划线、ADSP上划线和ADV上划线）、写使能（BWA上划线、BWB上划线、BWC上划线、BWD上划线和BWE上划线）以及全局写（GW上划线）。异步输入包括输出使能（OE上划线）和ZZ引脚。地址和片选在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时，在时钟上升沿被寄存。后续的突发地址可由提前引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。该器件支持字节写操作。写周期的宽度可由字节写控制输入控制为1到4个字节。GW上划线为低电平时会写入所有字节。该器件包含一个额外的流水线使能寄存器，在执行取消选择操作时，会将输出缓冲器的关闭延迟一个额外的周期。此功能允许在不影响系统性能的情况下进行深度扩展。CY7C1368B由+3.3V核心电源和+3.3V I/O电源供电。所有输入和输出都符合JEDEC标准JESD8 - 5。

• 用于流水线操作的寄存输入和输出
• 双周期取消选择，实现无等待状态的深度扩展
• 256K × 32位通用I/O架构
• 3.3V -5% 和 +10% 核心电源供应 (VDD)，3.3V I/O 供应 (VDDQ)
• 快速时钟到输出时间 — 3.0 ns（适用于200 MHz器件）— 3.5 ns（适用于166 MHz器件）
• 提供3-1-1访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 用于深度扩展的多个芯片使能：A封装版本有三个芯片使能，AJ封装版本有两个芯片使能
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• JEDEC标准的100引脚TQFP封装和引脚排列
• “ZZ”睡眠模式选项

• 支持线性或交错突发序列的系统中的二级缓存
• 奔腾和i486处理器
• 采用线性突发序列的处理器