CY7C1367B-166AI

CY7C1366B/CY7C1367B SRAM 集成了 262,144 x 36 和 524,288 x 18 SRAM 单元，具有先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器门控。同步输入包括所有地址、所有数据输入、地址流水线芯片使能（CE1，低电平有效）、深度扩展芯片使能（CE2 和 CE3，低电平有效）、突发控制输入（ADSC、ADSP 和 ADV，均为低电平有效）、写使能（BWx 和 BWE，低电平有效）以及全局写（GW，低电平有效）。异步输入包括输出使能（OE，低电平有效）和 ZZ 引脚。当地址选通处理器（ADSP）或地址选通控制器（ADSC）有效时，地址和芯片使能在时钟上升沿注册。随后的突发地址可以由前进引脚（ADV）控制内部生成。地址、数据输入和写控制都在芯片上注册，以启动自定时写周期。该部件支持字节写操作。写周期可以是一到四个字节宽，由字节写控制输入控制。GW 低电平有效时，所有字节都被写入。该器件包含一个额外的流水线使能寄存器，当执行取消选择时，延迟关闭输出缓冲区一个额外周期。此功能允许深度扩展而不影响系统性能。CY7C1366B/CY7C1367B 使用 +3.3V 核心电源供电，而所有输出使用 +3.3V 或 +2.5V 电源操作。所有输入和输出符合 JEDEC 标准 JESD8-5。

• 支持高达 225 MHz 的总线操作
• 可用速度等级：225、200 和 166 MHz
• 用于流水线操作的注册输入和输出
• 性能优化（双周期取消选择）
• 无等待状态的深度扩展
• 核心电源供应：3.3V -5% 和 +10%（VDD）
• I/O 操作：2.5V / 3.3V
• 快速时钟到输出时间：2.8 ns（225-MHz 器件）、3.0 ns（200-MHz 器件）、3.5 ns（166-MHz 器件）
• 提供高性能 3-1-1 访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• 封装：符合 JEDEC 标准的 100 引脚 TQFP、119 球 BGA 和 165 球 fBGA
• IEEE 1149.1 JTAG 兼容边界扫描
• “ZZ”睡眠模式选项