CY7C1363A-117BGC

赛普拉斯同步突发静态随机存取存储器（SRAM）系列采用高速、低功耗CMOS设计，运用先进的三层多晶硅、双层金属技术。每个存储单元由四个晶体管和两个高值电阻组成。CY7C1361A和CY7C1363A SRAM集成了262,144 × 36和524,288 × 18的SRAM单元，具备先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE）、深度扩展片选（CE₂和CE₂（上划线））、突发控制输入（ADSC、ADSP和ADV）、写使能（BWa、BWb、BWc、BWd和BWE）和全局写（GW）。不过，CE₂片选输入仅适用于TA封装版本。异步输入包括输出使能（OE）和突发模式控制（MODE）。由OE使能的数据输出（Q）也是异步的。地址和片选通过地址状态处理器（ADSP）或地址状态控制器（ADSC）输入引脚进行寄存。后续突发地址可由突发推进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。写周期可由写控制输入控制为1到4字节宽。单个字节写允许写入单个字节。BWa控制DQa，BWb控制DQb，BWc控制DQc，BWd控制DQd。BWa、BWb、BWc和BWd仅在BWE为低电平时有效。GW为低电平时会写入所有字节。x18版本只有18个数据输入/输出（DQa和DQb）以及BWa和BWb（没有BWc、BWd、DQc和DQd）。对于TQFP AJ和BGA封装版本，使用四个引脚实现JTAG测试功能：测试模式选择（TMS）、测试数据输入（TDI）、测试时钟（TCK）和测试数据输出（TDO）。JTAG电路用于在测试操作模式下串行地向设备移入和移出数据。JTAG输入在该测试操作模式下使用LVTTL/LVCMOS电平来移动数据。TA封装版本不具备JTAG功能。CY7C1361A和CY7C1363A由+3.3V电源供电。所有输入和输出与LVTTL兼容。

• 快速访问时间：6.0、6.5、7.0和8.0 ns
• 快速时钟速度：150、133、117和100 MHz
• 快速OE访问时间：3.5 ns和4.0 ns
• 非常适合深度扩展（一个周期的芯片取消选择以消除总线争用）
• 3.3V -5%和+10%电源
• 3.3V或2.5V I/O电源
• 除I/O外的5V容限输入
• 所有输入和输出端到VSS的钳位二极管
• 通用数据输入和数据输出
• 字节写使能和全局写控制
• 用于深度扩展的多个芯片使能：A封装版本以及BGA和AJ封装版本的两个芯片使能
• 地址流水线能力
• 地址、数据和控制寄存器
• 内部自定时写周期
• 突发控制引脚（交错或线性突发序列）
• 使用ZZ模式或CE取消选择可实现自动掉电功能
• BG和AJ封装版本的JTAG边界扫描
• 低轮廓119凸点14mm × 22mm PBGA（球栅阵列）和100引脚TQFP封装